論文の概要: Reducing Quantum Error Mitigation Bias Using Verifiable Benchmark Circuits

• arxiv url: http://arxiv.org/abs/2603.10224v1
• Date: Tue, 10 Mar 2026 20:51:30 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-03-12 16:22:32.687663
• Title: Reducing Quantum Error Mitigation Bias Using Verifiable Benchmark Circuits
• Title（参考訳）: 検証可能なベンチマーク回路を用いた量子エラー低減バイアスの低減
• Authors: Joseph Harris, Kevin Lively, Peter Schuhmacher,
• Abstract要約: 汎用バイアス型量子誤り軽減法を改善するために, 単純, 可鍛性, 低オーバヘッド方式を提案する。 最大2000個のエンタングゲートを持つ100量子ビット回路上での標準QEMよりも最大15%の忠実度向上を実現した。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present a simple, malleable and low-overhead approach for improving generic biased quantum error mitigation (QEM) methods, achieving up to 15% fidelity improvements over standard QEM on 100-qubit circuits with up to 2000 entangling gates. We do so by constructing verifiable benchmark circuits which mirror the application circuit's native-gate structure and thus noise profile. These circuits can be used to benchmark and mitigate the bias of the underlying error mitigation method, requiring only the application circuit and hardware native gate set. We present two methods for generating benchmark circuits; one is agnostic to the target hardware at the expense of a small overhead of single-qubit gates, while the other is specific to the IBM superconducting hardware and has no gate overhead. As a corollary, we introduce benchmarked-noise zero-noise extrapolation (bnZNE) as a simple adaptation of zero-noise extrapolation (ZNE), one of the most popular error mitigation methods. We consider as an example the bias-mitigated ZNE and bnZNE of Trotterized Hamiltonian simulations, observing that our approaches outperform standard ZNE using both small-scale classical simulations and 100-qubit utility-scale experiments on the IBM superconducting hardware. We consider the measurement of both single-site observables as well as two-site correlations along a one-dimensional qubit chain. We also provide a software package for implementing the error mitigation techniques used in this research.
• Abstract（参考訳）: 最大2000個のエンタングゲートを持つ100量子ビット回路上で、標準QEMよりも最大15%の忠実性向上を実現し、汎用バイアス量子誤り軽減法(QEM)法を改善するための、単純で、拡張性があり、低オーバヘッド方式を提案する。 我々は,アプリケーション回路のネイティブゲート構造とノイズプロファイルを反映した検証可能なベンチマーク回路を構築する。 これらの回路は、アプリケーション回路とハードウェアネイティブゲートセットのみを必要とする、基礎となるエラー軽減手法のバイアスをベンチマークし緩和するために使用することができる。 1つは単一ビットゲートの小さなオーバーヘッドを犠牲にしてターゲットハードウェアに非依存であり、もう1つはIBM超伝導ハードウェアに特有であり、ゲートオーバヘッドを持たない。 本稿では,ゼロノイズ外挿法 (ZNE) の簡易適応法としてベンチマークノイズ外挿法 (bnZNE) を導入する。 我々は、小型の古典シミュレーションとIBM超伝導ハードウェア上での100キュービットのユーティリティスケール実験の両方を用いて、我々のアプローチが標準ZNEより優れていることを観察し、偏差緩和ZNEとbnZNEの例として考察する。 1次元のクビット鎖に沿った2つのサイト相関と1つのサイトオブザーバブルの測定について検討する。 また,本研究で使用されるエラー軽減技術を実装するためのソフトウェアパッケージも提供する。

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