論文の概要: DHFP-PE: Dual-Precision Hybrid Floating Point Processing Element for AI Acceleration

• arxiv url: http://arxiv.org/abs/2604.04507v1
• Date: Mon, 06 Apr 2026 08:17:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-07 15:49:19.140524
• Title: DHFP-PE: Dual-Precision Hybrid Floating Point Processing Element for AI Acceleration
• Title（参考訳）: DHFP-PE:AI加速のための2倍精度ハイブリッド浮動小数点処理要素
• Authors: Shubham Kumar, Vijay Pratap Sharma, Vaibhav Neema, Santosh Kumar Vishvakarma,
• Abstract要約: 本稿では,FP8フォーマット (E4M3, E5M2) とFP4フォーマット (E2M1, E1M2) をサポートする完全パイプライン2倍精度浮動小数点MAC処理エンジンを提案する。 提案アーキテクチャでは、FP8の標準4x4乗算器や2ビットオペランドの2つの並列2x2乗算器として、単一の4ビット単位乗算器を動作させる新しいビット分割方式を採用している。 提案する処理エンジンは、0.00396mm2の面積と2.13mWの消費電力を有する1.94GHzの動作周波数を実現する。
• 参考スコア（独自算出の注目度）: 2.1512536685031285
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The rapid adoption of low-precision arithmetic in artificial intelligence and edge computing has created a strong demand for energy-efficient and flexible floating-point multiply-accumulate (MAC) units. This paper presents a fully pipelined dual-precision floating-point MAC processing engine supporting FP8 formats (E4M3, E5M2) and FP4 formats (E2M1, E1M2), specifically optimized for low-power and high-throughput AI workloads. The proposed architecture employs a novel bit-partitioning technique that enables a single 4-bit unit multiplier to operate either as a standard 4x4 multiplier for FP8 or as two parallel 2x2 multipliers for 2-bit operands, achieving 100 percent hardware utilization without duplicating logic. Implemented in 28 nm technology, the proposed processing engine achieves an operating frequency of 1.94 GHz with an area of 0.00396 mm^2 and power consumption of 2.13 mW, resulting in up to 60.4 percent area reduction and 86.6 percent power savings compared to state-of-the-art designs.
• Abstract（参考訳）: 人工知能とエッジコンピューティングにおける低精度算術の急速な採用により、エネルギー効率と柔軟な浮動小数点乗算(MAC)ユニットの需要が高まっている。 本稿では、FP8フォーマット(E4M3, E5M2)とFP4フォーマット(E2M1, E1M2)をサポートし、特に低消費電力で高スループットなAIワークロードに最適化された、完全なパイプライン化された二重精度浮動小数点MAC処理エンジンを提案する。 提案アーキテクチャでは,FP8の標準4x4乗算器や2ビットオペランドの並列2x2乗算器として1つの4ビット単位乗算器を動作させ,論理を重複させることなく100%のハードウェア利用を実現する。 28nm技術で実装されたこの処理エンジンは、0.00396mm^2の面積と2.13mWの消費電力を持つ1.94GHzの動作周波数を実現し、最先端の設計と比較して60.4%の面積削減と86.6%の省電力を実現した。

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