論文の概要: Arch: An AI-Native Hardware Description Language for Register-Transfer Clocked Hardware Design

• arxiv url: http://arxiv.org/abs/2604.05983v1
• Date: Tue, 07 Apr 2026 15:12:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-08 17:42:09.90551
• Title: Arch: An AI-Native Hardware Description Language for Register-Transfer Clocked Hardware Design
• Title（参考訳）: Arch: レジスター-トランスファー同期ハードウェア設計のためのAI-Nativeハードウェア記述言語
• Authors: Shuqing Zhao,
• Abstract要約: Archはパイプライン、FIFO、アービター、レジスタファイル、バス、時計領域横断のための第一級言語構造を導入している。 中心となる設計選択は、クロックとリセット自体がパラメータ化された型であることである。 Archコンパイラは、決定論的でリントクリーンなIEEE 1800-2017 SystemVerilogを出力する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by-sa/4.0/
• Abstract: We present Arch (AI-native Register-transfer Clocked Hardware), a hardware description language designed from first principles for micro-architecture specification and AI-assisted code generation. Arch introduces first-class language constructs for pipelines, FSMs, FIFOs, arbiters, register files, buses, and clock-domain crossings -- structures that existing HDLs express only as user-defined patterns prone to subtle errors. A central design choice is that clocks and resets are themselves parameterized types (Clock<D>, Reset<S,P,D?>) rather than ordinary nets, converting clock-domain crossing (CDC) and reset-domain crossing (RDC) analysis from external linter passes into compile-time typing rules. Combined with simultaneous tracking of bit widths, port directions, single-driver ownership, and combinational acyclicity, the type system catches multiple drivers, undriven ports, implicit latches, width mismatches, combinational loops, and unsynchronized domain crossings before any simulator runs. Every syntactic choice is governed by an AI-generatability contract: an LL(1) grammar requiring no backtracking or multi-token lookahead, no preprocessor or macros, a uniform declaration schema, named block endings, explicit directional connect arrows, and a todo! escape hatch enable LLMs to produce structurally correct, type-safe Arch from natural-language specifications without fine-tuning. The Arch compiler emits deterministic, lint-clean IEEE 1800-2017 SystemVerilog and provides an integrated simulation toolchain that generates compiled C++ models for cycle-accurate simulation. We present case studies of an 8-way set-associative L1 data cache and a synthesizable PG021-compatible AXI DMA controller (with Yosys and OpenSTA results on Sky130), and compare Arch to SystemVerilog, VHDL, Chisel, Bluespec, and other modern HDLs across expressiveness, safety, and AI suitability dimensions.
• Abstract（参考訳）: Arch(AI-native Register-transfer Clocked Hardware)は、マイクロアーキテクチャ仕様とAI支援コード生成のための第一原理から設計されたハードウェア記述言語である。 Archはパイプライン、FSM、FIFO、アービター、レジスタファイル、バス、クロック・ドメイン・クロスのための第一級言語構造を導入している。 時計とリセットは、通常のネットよりもパラメータ化されたタイプ(Clock<D>, Reset<S,P,D?>)であり、外部のlinterパスからのクロック・ドメイン・クロス(CDC)とリセット・ドメイン・クロス(RDC)分析をコンパイル時タイピングルールに変換する。 ビット幅、ポート方向、シングルドライバのオーナシップ、結合非循環の同時追跡と組み合わせて、型システムはシミュレータの実行前に複数のドライバ、非駆動ポート、暗黙のラッチ、幅のミスマッチ、組み合わせループ、および非同期のドメイン交差をキャッチする。 LL(1)文法はバックトラックやマルチトークンのルックアヘッドを必要とせず、プリプロセッサやマクロを必要とせず、統一された宣言スキーマ、名前付きブロックエンド、明示的な方向の接続矢印、Todo!エスケープハッチにより、自然言語仕様から構造的に正しいタイプセーフなArchを生成することができる。 Archコンパイラは、決定論的でリントクリーンなIEEE 1800-2017 SystemVerilogを出力し、サイクル精度のシミュレーションのためにコンパイルされたC++モデルを生成する統合シミュレーションツールチェーンを提供する。 本稿では,8ウェイ・アソシアティブなL1データキャッシュとPG021互換のAXI DMAコントローラ(YosysとOpenSTAのSky130)をケーススタディとして,ArchとSystemVerilog,VHDL,Chisel,Bluespec,その他の現代のHDLを,表現性,安全性,AI適合性次元で比較する。

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