論文の概要: Silicon Aware Neural Networks

• arxiv url: http://arxiv.org/abs/2604.19334v1
• Date: Tue, 21 Apr 2026 11:06:27 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-22 22:41:49.731636
• Title: Silicon Aware Neural Networks
• Title（参考訳）: シリコンを意識したニューラルネットワーク
• Authors: Sebastian Fieldhouse, Kea-Tiong Tang,
• Abstract要約: 機械学習は、個々の論理ゲート関数からなるニューラルネットワークをトレーニングして、単純な画像分類タスクを実行することができる。 本稿では,DLGNを1対1でデジタルCMOS標準セルライブラリにマッピングする方法を提案する。 また,シミュレーションにおいて,DLGNをシリコン回路として実装するのは初めてである。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Recent work in the machine learning literature has demonstrated that deep learning can train neural networks made of discrete logic gate functions to perform simple image classification tasks at very high speeds on CPU, GPU and FPGA platforms. By virtue of being formed by discrete logic gates, these Differentiable Logic Gate Networks (DLGNs) lend themselves naturally to implementation in custom silicon - in this work we present a method to map DLGNs in a one-to-one fashion to a digital CMOS standard cell library by converting the trained model to a gate-level netlist. We also propose a novel loss function whereby the DLGN can optimize the area, and indirectly power consumption, of the resulting circuit by minimizing the expected area per neuron based on the area of the standard cells in the target standard cell library. Finally, we also show for the first time an implementation of a DLGN as a silicon circuit in simulation, performing layout of a DLGN in the SkyWater 130nm process as a custom hard macro using a Cadence standard cell library and performing post-layout power analysis. We find that our custom macro can perform classification on MNIST with 97% accuracy 41.8 million times a second at a power consumption of 83.88 mW.
• Abstract（参考訳）: 機械学習の文献における最近の研究は、ディープラーニングが離散論理ゲート関数で構築されたニューラルネットワークをトレーニングし、CPU、GPU、FPGAプラットフォーム上で非常に高速に単純な画像分類タスクを実行することを実証している。 本稿では,DLGNを1対1の方法でデジタルCMOS標準セルライブラリにマッピングする手法を提案する。 また, DLGNは, 対象の標準セルライブラリ内の標準セルの面積に基づいて, ニューロン当たりの期待領域を最小化することにより, 出力回路の面積を最適化し, 間接的に電力消費することができる新たな損失関数を提案する。 最後に、シミュレーションにおいてDLGNをシリコン回路として実装し、SkyWater 130nmプロセスでDLGNのレイアウトをCadence標準セルライブラリを使ってカスタムハードマクロとして実行し、レイアウト後の電力分析を行う。 我々のカスタムマクロは、83.88mWの消費電力で、97%の精度で毎秒41.8万回、MNISTの分類を行うことができる。

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