論文の概要: Toward designing workload-aware Surface Code Architectures
- arxiv url: http://arxiv.org/abs/2604.19855v2
- Date: Thu, 23 Apr 2026 12:31:46 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-04-24 14:40:06.035299
- Title: Toward designing workload-aware Surface Code Architectures
- Title（参考訳）: ワークロード対応のSurface Codeアーキテクチャの設計に向けて
- Authors: Archisman Ghosh, Avimita Chatterjee, Swaroop Ghosh,
- Abstract要約: FTQCの設計は一般に、大きな量子ビットオーバーヘッドのコストで高速な論理量子アクセシビリティ、ワークロード遅延のコストで高い論理量子密度のどちらかを強調している。
本研究では,各データキュービットに対してほぼ均一なアンシラアクセスを実現するアンシラ中心領域に,表面コードパッチを配置することで,これらの競合する目標のバランスをとるアーキテクチャを提案する。
- 参考スコア（独自算出の注目度）: 0.5352699766206807
- License: http://creativecommons.org/licenses/by-nc-nd/4.0/
- Abstract: Practical quantum advantage is expected to depend on fault-tolerant quantum computing, although the architectural overhead needed to support fault tolerance is still extremely high. Prior FTQC designs generally emphasize either fast logical-qubit accessibility at the cost of significant qubit overhead, or high logical-qubit density at the cost of added workload latency. We propose an architecture that balances these competing objectives by placing surface-code patches around an ancilla-centric region, which yields nearly uniform ancilla access for all data qubits. Building on this design, we introduce a new workload-driven placement method that uses the $T$-gate profile of an application to determine an effective floorplan. We further provide a reconfigurable optimization for reducing the latency of $Y$-gate measurements on a per-workload basis. To improve flexibility, we also study concurrent execution of multiple programs on the same architecture. Numerical evaluation indicates that our approach keeps cycles per instruction near the optimal regime while reducing the number of required data tiles by up to $\sim21\%$, and achieves up to $\sim90\%$ efficiency when running 10 programs concurrently.
- Abstract（参考訳）: 現実的な量子優位性は、フォールトトレラントな量子コンピューティングに依存することが期待されているが、フォールトトレランスをサポートするのに必要なアーキテクチャ上のオーバーヘッドは依然として極めて高い。
以前のFTQC設計では、大きな量子ビットオーバーヘッドのコストで高速な論理量子アクセシビリティ、ワークロード遅延のコストで高い論理量子密度が強調されていた。
本研究では,各データキュービットに対してほぼ均一なアンシラアクセスを実現するアンシラ中心領域に,表面コードパッチを配置することで,これらの競合する目標のバランスをとるアーキテクチャを提案する。
この設計に基づいて、アプリケーションの$T$-gateプロファイルを使用して効果的なフロアプランを決定する新しいワークロード駆動配置手法を提案する。
さらに、ワークロード毎の$Y$-gate測定のレイテンシを低減するために、再構成可能な最適化も提供します。
柔軟性を向上させるため、同じアーキテクチャ上で複数のプログラムの同時実行についても検討する。
数値評価により,提案手法は命令毎のサイクルを最適条件付近で維持し,必要なデータタイルの数を最大$\sim21\%$に削減し,同時に10プログラムを実行する場合の効率を最大$\sim90\%$に向上することを示す。
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