論文の概要: TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog

• arxiv url: http://arxiv.org/abs/2604.23602v1
• Date: Sun, 26 Apr 2026 08:29:20 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-04-28 17:12:07.456116
• Title: TimingLLM: A Two-Stage Retrieval-Augmented Framework for Pre-Synthesis Timing Prediction from Verilog
• Title（参考訳）: TimingLLM: Verilogによる合成前タイミング予測のための2段階検索拡張フレームワーク
• Authors: Armin Abdollahi, Negin Ashrafi, Mehdi Kamal, Massoud Pedram,
• Abstract要約: TimingLLMは、Verilogから直接、最悪の負のスラック(WNS)と総負のスラック(TNS)を推定する検索拡張LLMパイプラインである。 VerilogEval では、TimingLLM は R_WNS = 0.91 (MAPE 12%) と R_TNS=.97 (MAPE 16%) を獲得し、従来のメソッドよりも 1.3-1.6 倍高速である。
• 参考スコア（独自算出の注目度）: 6.074441719058107
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Early, tool-free prediction of post-synthesis timing remains a key obstacle to rapid RTL iteration. We introduce TimingLLM, a two-stage retrieval-augmented LLM pipeline that estimates worst negative slack (WNS) and total negative slack (TNS) directly from Verilog. Stage 1 is a fine-tuned LLM that acts as a compact post-synthesis timing oracle, producing path-level arrivals/required times that are summarized into lightweight structural-timing cues (e.g., bag-of-gates counts, critical-path depth, gate-type patterns). Stage 2 is an LLM-based regressor that predicts WNS/TNS and applies a learned diagonal steering vector at the last transformer block, computed from the k nearest timing-labeled modules in a disjoint retrieval bank. On VerilogEval, TimingLLM attains R_WNS = 0.91 (MAPE 12%) and R_TNS=0.97 (MAPE 16%) while running 1.3-1.6 times faster than prior methods. Training uses a new 60k-module Verilog corpus with synthesis reports, which we will release. After training once, TimingLLM can be adapted to new technology libraries and PVT corners by refitting only a small regression head on 1000 labeled modules per setting, consistently outperforming state-of-the-art baselines.
• Abstract（参考訳）: 早い段階では、合成後タイミングのツールフリー予測は、高速RTL反復の鍵となる障害である。 We introduced TimingLLM, a two-stage search-augmented LLM pipeline that estimates worst negative slack (WNS) and total negative slack (TNS) from Verilog。 ステージ1(Stage 1)は、コンパクトな合成後タイミングのオラクルとして機能し、経路レベルの到着/要求時間を生成し、軽量な構造的刺激のキュー(例えば、バッグ・オブ・ゲート数、臨界パス深さ、ゲート型パターン)にまとめる。 ステージ2は、LSMベースの回帰器で、WAS/TNSを予測し、最後の変圧器ブロックで学習した対角軸ステアリングベクトルを適用し、不整合検索バンクの k 最寄りのタイミングラベル付きモジュールから計算する。 VerilogEval では、TimingLLM は R_WNS = 0.91 (MAPE 12%) と R_TNS=0.97 (MAPE 16%) を獲得し、従来の手法よりも 1.3-1.6 倍高速である。 トレーニングには60kモジュールのVerilogコーパスと合成レポートを使用します。 一度トレーニングした後、TimingLLMは新しい技術ライブラリやPVTコーナーに適合させることができる。

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