論文の概要: Breaking the scalability barrier via a vertical tunable coupler in 3D integrated transmon system
- arxiv url: http://arxiv.org/abs/2605.11488v1
- Date: Tue, 12 May 2026 04:05:13 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-05-13 21:48:56.563278
- Title: Breaking the scalability barrier via a vertical tunable coupler in 3D integrated transmon system
- Title（参考訳）: 3次元トランスモンシステムにおける垂直可変カプラによる拡張性バリアの破壊
- Authors: Xudong Liao, Shuyi Pan, Zhenxing Zhang, Sainan Huai, Zhiwen Zong, Xiaopei Yang, Kunliang Bu, Wen Zheng, Xinsheng Tan, Yang Yu, Yuan Li, Yi-Cong Zheng, Tianqi Cai, Shengyu Zhang,
- Abstract要約: 2つの量子ビットチップはキャリアチップの対向側に垂直に積み重ねられ、多層フリップチップボンディングを介してガルバニックに接続される。
Intrepid Single-qubit gate fidelities of 99.87 % with negligible crosstalk, and controlled-Z gates to a average fidelity of 97.5 % for both inchip and interchip operation。
その結果、量子誤り訂正符号と互換性のあるスケーラブル量子プロセッサへの有望な経路として垂直結合が確立された。
- 参考スコア（独自算出の注目度）: 18.667545080631466
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Scaling superconducting quantum processors beyond the constraints of monolithic planar architectures is essential for fault-tolerant quantum computation. Here we demonstrate a three-dimensional (3D) integrated superconducting quantum processor in which two qubit chips are vertically stacked on opposing sides of a carrier chip and galvanically connected via multilayer flip-chip bonding. Intrachip qubit coupling is mediated by planar tunable couplers, whereas interchip coupling is enabled by vertical tunable couplers embedded in the carrier chip. Randomized benchmarking reveals simultaneous single-qubit gate fidelities of 99.87 % with negligible crosstalk, and controlled-Z gates achieve an average fidelity of 97.5 % for both intrachip and interchip operations. We further demonstrate high-fidelity Bell-state preparation and coherent generation of a four-qubit $W$ state, confirming the architecture's capability for interchip entanglement distribution. These results establish vertical coupling as a promising pathway toward scalable quantum processors compatible with advanced quantum error-correcting codes.
- Abstract（参考訳）: モノリシックプラナーアーキテクチャの制約を超えて超伝導量子プロセッサをスケーリングすることは、フォールトトレラント量子計算に不可欠である。
ここでは,2つの量子ビットチップをキャリアチップの反対側に垂直に積層し,多層フリップチップボンディングを介してガルバニカルに接続した3次元集積超伝導量子プロセッサについて述べる。
チップ内キュービット結合は平面可変結合器によって媒介されるが、チップ間カップリングはキャリアチップに埋め込まれた垂直可変結合器によって実現される。
ランダム化されたベンチマークでは、無視可能なクロストークで99.87 %の同時単一ビットゲート忠実度が示され、制御されたZゲートは、チップ内およびチップ間の両方で平均97.5 %の忠実度を達成する。
さらに,高忠実度ベル状態の生成と4キュービット$W$状態のコヒーレント生成を実証し,アーキテクチャのエンタングルメント分布特性を確認する。
これらの結果は、高度な量子誤り訂正符号と互換性のあるスケーラブルな量子プロセッサへの有望な経路として垂直結合を確立する。
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