論文の概要: Heuristic-Based Merging of HPC Traces to Extend Hardware Counter Coverage

• arxiv url: http://arxiv.org/abs/2605.15832v1
• Date: Fri, 15 May 2026 10:36:15 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-18 21:22:26.255415
• Title: Heuristic-Based Merging of HPC Traces to Extend Hardware Counter Coverage
• Title（参考訳）: HPCトレースのヒューリスティックなマージによるハードウェアカウンタ被覆の延長
• Authors: Júlia Orteu Aubach, Fabio Banchelli, Marc Clascà Ramírez, Marta Garcia-Gasulla,
• Abstract要約: 本稿では,異なるハードウェアカウンタを備えた複数の実行トレースをマージする手法を提案する。 提案手法は,MPIの構造,タイミング,通信パターンを解析することにより,実行中のバーストにマッチする。 出力は、すべてのマージカウンタを備えた新しい合成トレースであり、HPC性能予測と従来の性能解析の両方に使用できる。
• 参考スコア（独自算出の注目度）: 0.08399688944263843
• License: http://creativecommons.org/licenses/by-nc-sa/4.0/
• Abstract: This work extends a framework for predicting the performance of High-Performance Computing (HPC) workloads using Machine Learning (ML). A common limitation in performance modeling is the restricted number of hardware counters that can be collected simultaneously. To address this, we propose a heuristic-based methodology to merge execution traces from multiple runs, each instrumented with a different set of hardware counters. Our approach matches computation bursts across executions by analyzing MPI structure, timing, and communication patterns. This process enables the construction of a unified dataset that includes a wider set of hardware features without relying on multiplexing. The output is a new synthetic trace with all merged counters, which can be used both for HPC performance prediction and for conventional performance analysis. The methodology has been validated on MareNostrum5 machine with a range of kernels and real applications. Results show that the merged counters maintain acceptable accuracy depending on the application, and can be directly used to train ML models on a richer feature space without prior counter selection.
• Abstract（参考訳）: この研究は、機械学習(ML)を使用してハイパフォーマンスコンピューティング(HPC)ワークロードのパフォーマンスを予測するフレームワークを拡張した。 パフォーマンスモデリングにおける一般的な制限は、同時に収集できるハードウェアカウンタの制限数である。 そこで本研究では,複数の実行トレースをマージするヒューリスティックな手法を提案する。 提案手法は, MPI構造, タイミング, 通信パターンを解析することにより, 実行中の計算バーストと一致する。 このプロセスにより、多重化に頼ることなく、より広範なハードウェア機能を含む統一データセットの構築が可能になる。 出力は、すべてのマージカウンタを備えた新しい合成トレースであり、HPC性能予測と従来の性能解析の両方に使用できる。 この手法は、様々なカーネルと実際のアプリケーションを持つMareNostrum5マシン上で検証されている。 その結果, マージカウンタはアプリケーションに応じて許容精度を維持し, よりリッチな特徴空間上でMLモデルを事前のカウンタ選択なしで直接訓練することができることがわかった。

関連論文リスト

• Chimera: Latency- and Performance-Aware Multi-agent Serving for Heterogeneous LLMs [62.17306142810532]
  ヘテロジニアスLSMクラスタ上で動作するマルチエージェントワークフローの予測スケジューリングシステムであるChimeraを提案する。 Chimeは最高のレイテンシをトレースし、エンドツーエンドのレイテンシを1.2-2.4$times$で削減し、タスクパフォーマンスを平均8.0-9.5ポイント改善する。
  論文  参考訳（メタデータ） (2026-03-23T17:01:42Z)
• An LLVM-Based Optimization Pipeline for SPDZ [0.0]
  我々はSPDZプロトコルのための概念実証LLVMベースの最適化パイプラインを実装した。 フロントエンドは軽量なプライバシアノテーションを備えたCのサブセットを受け入れ、LLVM IRに格下げします。 我々のバックエンドは、最適化されたIR上でデータフローと制御フローの分析を行い、ノンブロッキングランタイムスケジューラを駆動します。
  論文  参考訳（メタデータ） (2025-12-11T20:53:35Z)
• Forecasting LLM Inference Performance via Hardware-Agnostic Analytical Modeling [0.02091806248191979]
  本稿では,演算子のモジュラー解析モデルからなる軽量でモジュラーな解析フレームワークLIFEを紹介する。 LIFEは、量子化、KVキャッシュ圧縮、LoRAアダプタ、チャンクされたプリフィル、異なる注意、演算子融合など、ソフトウェアとモデル最適化の影響を特徴づけている。 我々は,AMD CPU,NPU,iGPU,NVIDIA V100 GPUにおけるLIFEの予測をLlama2-7B変種を用いて検証した。
  論文  参考訳（メタデータ） (2025-07-29T03:08:31Z)
• Scaling Probabilistic Circuits via Monarch Matrices [109.65822339230853]
  確率回路(PC)は確率分布の抽出可能な表現である。 そこで本研究では,PCの和ブロックに対する新しいスパースパラメータと構造化パラメータ化を提案する。
  論文  参考訳（メタデータ） (2025-06-14T07:39:15Z)
• MOLA: Enhancing Industrial Process Monitoring Using Multi-Block Orthogonal Long Short-Term Memory Autoencoder [3.7028696448588487]
  産業プロセスの高精度かつ信頼性の高い故障検出を行うために,MOLA: Multi-block Orthogonal Long short-term memory Autoencoder パラダイムを導入する。 本稿では,プロセス変数を専門的なプロセス知識を活用することで,複数のブロックに分類するマルチブロック監視構造を提案する。 テネシー・イーストマン・プロセスに適用することで,MOLAフレームワークの有効性と有効性を示す。
  論文  参考訳（メタデータ） (2024-10-10T00:49:43Z)
• fSEAD: a Composable FPGA-based Streaming Ensemble Anomaly Detection Library [1.8570740863168362]
  機械学習のアンサンブルは、複数のベースモデルを組み合わせてより正確な出力を生成する。 本稿では,複数の部分再構成可能な領域,pblockからなるフレキシブルコンピューティングアーキテクチャを提案し,それぞれが異常検出を実装している。 概念実証設計では,ロダ,RS-Hash,xStreamの3つの最先端異常検出アルゴリズムがサポートされている。
  論文  参考訳（メタデータ） (2024-06-10T03:38:35Z)
• Energy-efficient Task Adaptation for NLP Edge Inference Leveraging Heterogeneous Memory Architectures [68.91874045918112]
  Adapter-ALBERTは、様々なタスクにわたる最大データ再利用のための効率的なモデル最適化である。 検証されたNLPエッジアクセラレータ上でシミュレーションを行うことにより、モデルを不均一なオンチップメモリアーキテクチャにマッピングする利点を実証する。
  論文  参考訳（メタデータ） (2023-03-25T14:40:59Z)
• Exploring Techniques for the Analysis of Spontaneous Asynchronicity in MPI-Parallel Applications [0.8889304968879161]
  マイクロベンチマークと現実的なプロキシアプリケーションを,2つの異なるスーパーコンピュータプラットフォーム上で通常の計算通信構造で実行します。 完全MPIトレースよりもはるかに小さいデータセットから,デシンクロナイゼーションパターンを容易に識別できることを示す。
  論文  参考訳（メタデータ） (2022-05-27T13:19:07Z)
• MAPLE-Edge: A Runtime Latency Predictor for Edge Devices [80.01591186546793]
  汎用ハードウェアの最先端遅延予測器であるMAPLEのエッジデバイス指向拡張であるMAPLE-Edgeを提案する。 MAPLEと比較して、MAPLE-Edgeはより小さなCPUパフォーマンスカウンタを使用して、ランタイムとターゲットデバイスプラットフォームを記述することができる。 また、共通ランタイムを共有するデバイスプール上でトレーニングを行うMAPLEとは異なり、MAPLE-Edgeは実行時に効果的に一般化できることを示す。
  論文  参考訳（メタデータ） (2022-04-27T14:00:48Z)
• Straggler-aware Distributed Learning: Communication Computation Latency Trade-off [56.08535873173518]
  ストラグワーカーは冗長な計算を割り当て、データと計算をまたいでコーディングすることで許容できる。 既存のほとんどのスキームでは、各非ストラグリングワーカーは、全ての計算を完了した後、1イテレーションごとに1つのメッセージをパラメータサーバ(PS)に送信する。 このような制限を課すことで、ストレグリング動作の不正確な予測による過剰計算と、ストレグラー/非ストレグラーとしての作業員の処理による未使用の2つの主な欠点が生じる。
  論文  参考訳（メタデータ） (2020-04-10T08:39:36Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。