論文の概要: Optimizing Parallel Execution of Commuting Pauli Product Rotations

• arxiv url: http://arxiv.org/abs/2605.23738v1
• Date: Fri, 22 May 2026 15:13:36 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-25 17:29:20.40813
• Title: Optimizing Parallel Execution of Commuting Pauli Product Rotations
• Title（参考訳）: パウリ製品回転の並列実行の最適化
• Authors: Sayam Sethi, Devika Nambisan, Jonathan Mark Baker,
• Abstract要約: 故障耐性量子計算(FTQC)は、通勤パウリ製品回転(PPR)の並列実行を可能にする ビット単位のアクセスポイント/ポート制限は、分割される予算を超える通勤グループを強制し、回路深さを膨らませる。 このハードウェア制限深度を低減するための2つの方法を提案する。1. 通勤商品を置換し、ポート制約付きグループを再フォーマットする再シャッフルと、2. 発電機再構成により各グループを等価な生成セットとして書き直し、量子ビット当たりのポート圧力を低減させる。
• 参考スコア（独自算出の注目度）: 0.866627581195388
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Fault-Tolerant Quantum Computation (FTQC) permits parallel execution of mutually commuting Pauli Product Rotations (PPRs), but per-qubit access point/port limits (e.g. two X and two Z edges on the surface code) force commuting groups that exceed the budget to be split, inflating circuit depth. We propose two heuristics for reducing this hardware-limited depth: 1. clique reshuffling, which permutes commuting products and re-forms port-constrained groups, and 2. generator restructuring, which rewrites each group as an equivalent generating set with reduced per-qubit port pressure. On QASMBench circuits compiled to PPRs, we combine the two heuristics and observe an average hardware-limited depth reduction of $10-20\%$ over a non-reordering baseline, with up to $50\%$ reduction. These observed gains scale with the per-qubit port budget and saturate near $20$ ports, suggesting these heuristics remain relevant as hardware exposes more access points.
• Abstract（参考訳）: フォールトトレラント量子計算(FTQC)は、相互に通勤するパウリ製品回転(PPR)の並列実行を許可するが、ビット単位のアクセスポイント/ポート制限(例えば、表面コード上の2つのXと2つのZエッジ)により、予算を超える通勤グループを分割し、回路深さを膨らませる。 このハードウェア制限深度を低減するための2つのヒューリスティック手法を提案する。 1. clique reshuffling, which permutes commuting products and re-forms port-constrained group, and 2. ジェネレータの再構築。各グループを等価な生成セットとして書き直し、キュービット当たりのポート圧力を低減させる。 PPRにコンパイルされたQASMBench回路では、この2つのヒューリスティックを組み合わせ、非順序ベースラインに対して平均10-20\%のハードウェア制限深度を最大50\%の還元で観測する。 これらの観測結果は、キュービット毎のポート予算で規模を拡大し、20ドル近いポートを飽和させ、ハードウェアがより多くのアクセスポイントを公開するため、これらのヒューリスティックスは依然として関連性があることを示唆している。

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