論文の概要: Verilog-Evolve: Feedback-Driven and Skill-Evolving Verilog Generation

• arxiv url: http://arxiv.org/abs/2605.26498v1
• Date: Tue, 26 May 2026 03:21:32 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-27 17:51:41.601408
• Title: Verilog-Evolve: Feedback-Driven and Skill-Evolving Verilog Generation
• Title（参考訳）: Verilog-Evolve: フィードバック駆動とスキル進化によるVerilog生成
• Authors: Zehua Pei, Hui-Ling Zhen, Yu Zhang, Sinno Jialin Pan, Mingxuan Yuan, Bei Yu,
• Abstract要約: We present Verilog-Evolve, a feedback-driven framework for Versioned Verilog refinement and cross-session skills evolution。 各タスクに対して、Verilog-Evolveは様々なマイナー候補を生成し、機能シミュレーション、Yosys合成、ABCタイミングプロキシ、オプションGEMMメトリクスから実行可能なフィードバックで評価する。 タスク全体を改善するために、システムはモジュラースキルガイダンスを維持し、タスクとフィードバックコンテキストに従ってスキルを検索し、ログされた履歴から候補スキルを進化させる。
• 参考スコア（独自算出の注目度）: 48.00513252649798
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Large language models (LLMs) have improved Verilog generation from natural-language specifications, but most pipelines still treat generation as isolated sampling followed by functional checking. This is insufficient for practical RTL design, where useful Verilog must be correct, synthesizable, timing-conscious, and friendly to downstream hardware objectives. We present Verilog-Evolve, a feedback-driven framework for versioned Verilog refinement and cross-session skill evolution. For each task, Verilog-Evolve generates diverse minor candidates, evaluates them with executable feedback from functional simulation, Yosys synthesis, ABC timing proxy, and optional GEMM metrics, then promotes the best candidate into a major version under configurable scoring. To improve across tasks, the system maintains modular skill guidance, retrieves skills according to task and feedback context, and evolves candidate skills from logged histories through create/improve/skip decisions and verifier reports. Experiments on VerilogEval and mixed-precision GEMM tasks show that Verilog-Evolve improves final functional success and promotion stability while producing more downstream-friendly RTL under open-source synthesis, timing-proxy, and netlist-level GEMM objectives. Validation-gated skill evolution further improves GEMM downstream quality and achieves the best downstream score and GEMM held-out pass rate among the evaluated skill modes.
• Abstract（参考訳）: 大規模言語モデル(LLM)は、自然言語仕様からVerilog生成を改善したが、ほとんどのパイプラインは分離されたサンプリングとして生成を処理し、機能的なチェックを行う。 これは実用的なRTL設計には不十分であり、有用なVerilogは正し、合成可能で、タイミングに敏感で、下流のハードウェアの目的にフレンドリでなければならない。 We present Verilog-Evolve, a feedback-driven framework for Versioned Verilog refinement and cross-session skills evolution。 各タスクに対して、Verilog-Evolveは様々なマイナー候補を生成し、機能シミュレーション、Yosys合成、ABCタイミングプロキシ、オプションGEMMメトリクスから実行可能なフィードバックで評価し、設定可能なスコアリングの下で最適な候補をメジャーバージョンに昇格させる。 タスク全体を改善するために、システムはモジュラースキルガイダンスを維持し、タスクとフィードバックのコンテキストに従ってスキルを検索し、生成/改善/スキップ決定と検証レポートを通じてログされた履歴から候補スキルを進化させる。 VerilogEvalおよび混合精度GEMMタスクの実験により、Verilog-Evolveは、オープンソース合成、タイミングプロキシ、ネットリストレベルのGEMM目標の下で、より下流フレンドリーなRTLを生成しながら、最終的な機能成功と促進安定性を改善した。 バリデーションゲートスキルの進化により、GEMM下流品質がさらに向上し、評価されたスキルモードの中で最高のダウンストリームスコアとGEMMホールドアウトパスレートを達成する。

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