論文の概要: OpenURMA: A Clean-Room Open Implementation of the Unified Bus Protocol

• arxiv url: http://arxiv.org/abs/2605.28717v1
• Date: Wed, 27 May 2026 16:38:57 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-05-28 17:38:56.221357
• Title: OpenURMA: A Clean-Room Open Implementation of the Unified Bus Protocol
• Title（参考訳）: OpenURMA: 統一バスプロトコルのクリーンルームオープン実装
• Authors: Bojie Li,
• Abstract要約: OpenURMAはHuaweiのUnified Bus(UB)の最初のクリーンルームオープン実装である UBはアプリケーション毎のエンドポイント状態をホストごとのトランスポート状態から切り離す。 ローカルCPUのロード/ストアからオンチップバスコントローラへリモートメモリに到達する。
• 参考スコア（独自算出の注目度）: 0.3951796994513004
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Modern datacenter RDMA is bottlenecked at the network interface, not the wire. A NIC running RoCE or InfiniBand holds per-connection state for every (application, remote-endpoint) pair - hundreds of megabytes at 1024-application fanout - and pays a four-traversal PCIe round trip on a 64-byte operation, inflating latency an order of magnitude beyond the wire. Both follow from the Queue Pair over PCIe abstraction RDMA inherits from InfiniBand. Huawei's Unified Bus (UB), a public 2025 specification, changes the abstraction: it decouples per-application endpoint state from per-host transport state so connection context grows additively, exposes ordering as opt-in, and reaches remote memory through native CPU load/store to an on-chip-bus controller. UB ships in Huawei's closed Ascend 950 silicon. OpenURMA is the first clean-room open implementation of UB's transport and transaction layers, realised at three tiers - synthesisable RTL on Alveo U50, a cycle-level two-node SystemC simulator, and a gem5 full-system scaffold - each with a matched OpenRoCE (RoCEv2 RC) baseline. The contribution is the implementation, harness, and controlled comparison closed silicon does not admit. On the canonical 64-byte remote fetch - LOAD on UB-spec Sec.8.3, READ on RoCEv2 RC - UB's load/store path delivers ~500 ns end-to-end, 4.37x below the matched baseline (2186 ns), sustains 2.80x higher throughput, and fits in ~14% of a U50's LUTs.
• Abstract（参考訳）: 現代のデータセンターRDMAは、ワイヤではなくネットワークインターフェースでボトルネックになっている。 NIC実行中のRoCEまたはInfiniBandは、すべての(アプリケーション、リモートエンドポイント)ペア(1024アプリケーションファンアウト時に数百メガバイト)の接続状態を保持し、64バイトの操作で4回のPCIeラウンドトリップを支払う。 どちらも PCIe の抽象化である Queue Pair から続き、RDMA は InfiniBand から継承される。 2025年のパブリック仕様であるHuaweiのUnified Bus(UB)は、抽象化を変更している: アプリケーション毎のエンドポイント状態をホスト毎のトランスポート状態から切り離し、接続コンテキストが追加的に成長し、オプトインとして順序付けされ、ネイティブCPUロード/ストアを介してオンチップバスコントローラにリモートメモリに到達する。 UBはHuaweiのクローズドAscend 950シリコンに搭載されています。 OpenURMAはUBのトランスポート層とトランザクション層の最初のクリーンルームのオープン実装であり、Alveo U50上の合成可能なRTL、サイクルレベルの2ノードのSystemCシミュレータ、gem5のフルシステムスキャフォールドの3層で実現された。 コントリビューションは、実装、ハーネス、制御された比較されたクローズドシリコンは認めない。 標準64バイトのリモートフェッチ - LOAD on UB-spec Sec.8.3, READ on RoCEv2 RC - UBのロード/ストアパスは500 nsで、マッチしたベースライン(2186 ns)より4.37倍低く、スループットは2.80倍、U50のLUTの14%に収まる。

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