論文の概要: Circuit-Level Noise Estimation via Shuttling in Plaquette Circuits
- arxiv url: http://arxiv.org/abs/2606.04629v1
- Date: Wed, 03 Jun 2026 09:02:32 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-05 07:07:40.482693
- Title: Circuit-Level Noise Estimation via Shuttling in Plaquette Circuits
- Title（参考訳）: プラケット回路におけるシャットリングによる回路レベルノイズ推定
- Authors: Huyen Do, Alexandru Paler,
- Abstract要約: 2つのシンドローム量子ビット構成を用いた表面コードプラケット実験の開発と実行を行う。
アプローチを検証するため,イオントラップ(IonQ Aria1)ネイティブゲートセットにプラケットをコンパイルし,ハードウェア対応の書き換えテンプレートを適用した。
単発プラケット計測結果から回路レベルのノイズ率を推定する。
- 参考スコア（独自算出の注目度）: 46.3492821660498
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: We present a method for estimating QEC circuit-level noise levels assuming that only single-shot measurements are available (e.g. measurements are slow and performed in a zoned/parallel fashion), and that lower level quantum hardware calibration is not possible (e.g. cloud access) or not feasible (e.g. large scale computing). We develop and run surface code plaquette experiments using two syndrome qubit configurations: FRESH, involving fresh qubits for each plaquette repetition, and RECYCLE, reusing qubits. To validate our approach, we compile plaquettes to ion-trap (IonQ Aria1) native gate set and apply hardware-aware rewrite templates to reduce circuit depth and execution time. We also run the experiments on a non-shuttling, superconducting processor (IBM Torino). We estimate circuit-level noise rates from the resulting single-shot plaquette measurement statistics, and conclude numerically about the viability of low-depth QEC experiments.
- Abstract（参考訳）: 本稿では,QEC回路レベルのノイズレベルの推定手法について,単発計測のみが可能であり(例えば,ゾーン/並列方式で測定が遅く,動作が遅い),低レベルの量子ハードウェアキャリブレーションが不可能である(例えば,クラウドアクセス)か,実現不可能でない(例えば大規模コンピューティング)ことを仮定する。
FRESHとRECYCLEの2つのシンドローム量子ビット構成を用いた表面コードプラケット実験と実行を行った。
提案手法を検証するため,イオントラップ(IonQ Aria1)ネイティブゲートセットにプラケットをコンパイルし,ハードウェア対応の書き換えテンプレートを適用し,回路深さと実行時間を短縮する。
また,非シャットリング超伝導プロセッサ(IBM Torino)上で実験を行った。
単発プラケット計測結果から回路レベルのノイズ率を推定し,低深度QEC実験の生存可能性について数値的に結論付ける。
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