論文の概要: Structured Testbench Generation for LLM-Driven HDL Design and Verification-Oriented Data Curation
- arxiv url: http://arxiv.org/abs/2606.12983v1
- Date: Thu, 11 Jun 2026 07:19:41 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-06-12 15:55:27.634205
- Title: Structured Testbench Generation for LLM-Driven HDL Design and Verification-Oriented Data Curation
- Title（参考訳）: LLM駆動型HDL設計のための構造化テストベンチ生成と検証指向データキュレーション
- Authors: En-Ming Huang, Yu-Hung Kao, Ren-Hao Deng, Wei-Po Hsin, Yao-Ting Hsieh, Cheng Liang, Hsiang-Yu Tsou, Mu-Chi Chen, Yu-Kai Hung, Shao-Chun Ho, Po-Hsuang Huang, Shih-Hao Hung, H. T. Kung,
- Abstract要約: 本稿では,ハードウェア設計の固有構造を利用して決定論的テストベンチを生成するフレームワークSTGを提案する。
直接検証ツールとして、STGは反復LDMベースのテストベンチ生成フローよりも720倍高速で動作する。
データエンジンとしては、単一のCPUコア上でのLLMベースのフィルタリングよりも11倍高速で、エネルギーは117倍少ない。
- 参考スコア（独自算出の注目度）: 1.5686209550078525
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Automated testbench generation has become a critical bottleneck in large language model (LLM)-driven Register Transfer Level (RTL) workflows, where large numbers of candidate designs must be verified rapidly and reliably. Existing prompt-based approaches treat testbench generation as unconstrained code synthesis, yielding stochastic outputs with high token cost, low reproducibility, and insufficient coverage. To address this gap, we present STG, a Structured Testbench Generation framework that exploits the inherent structure of hardware designs to generate deterministic testbenches. As a direct verification tool, STG runs 720x faster than an iterative LLM-based testbench generation flow and higher rate of successful compilation, achieves higher coverage, and reduces false-pass verdicts on incorrect DUTs. STG also helps identify errors in RTL generation benchmarks by exposing faulty benchmark testbenches. As a data curation engine, it is 11x faster than LLM-based filtering on a single CPU core with 127x less energy, and the resulting distilled models provide state-of-the-art performance in our multi-benchmark evaluation. As a test-time scaling oracle, it reduces node count by 14-47\%. Our models are available at https://huggingface.co/collections/AS-SiliconMind/siliconmind-v12.
- Abstract（参考訳）: 自動テストベンチ生成は、大規模言語モデル(LLM)駆動のレジスタ転送レベル(RTL)ワークフローにおいて重要なボトルネックとなっている。
既存のプロンプトベースのアプローチでは、テストベンチ生成を制約のないコード合成として扱い、トークンコストが高く、再現性が低く、カバレッジが不十分な確率的出力が得られる。
このギャップに対処するために,ハードウェア設計固有の構造を利用して決定論的テストベンチを生成するStructured Testbench GenerationフレームワークSTGを提案する。
直接検証ツールとして、STGは反復LDMベースのテストベンチ生成フローよりも720倍高速に動作し、高いカバレッジを実現し、不正なDUTに対する偽パス判定を低減している。
STGはまた、欠陥のあるベンチマークテストベンチを公開することで、RTL生成ベンチマークのエラーを特定するのにも役立ちます。
データキュレーションエンジンとして、1つのCPUコア上でのLCMベースのフィルタリングよりも117倍少ないエネルギーで11倍高速であり、得られた蒸留モデルは、マルチベンチマーク評価において最先端の性能を提供する。
テスト時間スケーリングのオラクルとして、ノード数を14-47\%削減する。
私たちのモデルはhttps://huggingface.co/collections/AS-SiliconMind/siliconmind-v12で利用可能です。
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