論文の概要: How LLMs Fail and Generalize in RTL Coding for Hardware Design?

• arxiv url: http://arxiv.org/abs/2606.19347v1
• Date: Sun, 26 Apr 2026 14:34:49 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-02 22:55:38.890241
• Title: How LLMs Fail and Generalize in RTL Coding for Hardware Design?
• Title（参考訳）: ハードウェア設計におけるRTL符号化におけるLLMの欠陥と一般化
• Abstract要約: 我々は,認知理論に触発された問題解決性に基づく新しい誤り分類法を導入する。 我々の分類学は、障害を構文、意味、解決可能な機能、解決不可能な機能タイプに分類する。
• 参考スコア（独自算出の注目度）: 56.361436215029045
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Translating sequential programming priors into the parallel temporal logic of hardware design remains a crucial bottleneck for large language models(LLM). To investigate this, we introduce a new error taxonomy grounded in problem solvability, inspired by cognitive theory. Our taxonomy categorizes failures into syntactic, semantic, solvable functional, and unsolvable functional types. Evaluations reveal a strict empirical ceiling on the VerilogEval benchmark, as frontier models plateau at a 90.8% initial pass rate. These plateaus are defined by unsolvable functional errors, exposing persistent knowledge gaps immune to test time compute scaling. Furthermore, we expose a striking surface convergence gap: optimization readily eliminates syntax errors but concurrently exacerbates deeper functional failures. Our findings demonstrate that alignment techniques merely teach models to compile. While repeated sampling strategies can patch solvable errors, register-transfer level(RTL) coding capacity remains strictly bounded by pretraining knowledge. Addressing challenges in the current LLM based hardware generation pipeline requires more studies in model reasoning rather than alignment interventions.
• Abstract（参考訳）: 逐次プログラミングをハードウェア設計の並列時間論理に変換することは、大規模言語モデル(LLM)にとって重要なボトルネックである。 そこで本研究では,認知理論に触発された問題解決性に基づく新しい誤り分類法を提案する。 我々の分類学は、障害を構文、意味、解決可能な機能、解決不可能な機能タイプに分類する。 評価はVerilogEvalベンチマークで厳密な経験的天井が示され、フロンティアは90.8%の初歩パスレートで台地をモデル化した。 これらのプラトーは、解決不可能な機能エラーによって定義され、テスト時間計算のスケーリングに対して永続的な知識ギャップが無害である。 最適化は構文エラーを容易に排除するが、同時により深い機能障害を悪化させる。 その結果、アライメント技術は単にモデルにコンパイルを教えるだけであることがわかった。 繰り返しサンプリング戦略は解決可能な誤りに対処できるが、レジスタ・トランスファーレベル(RTL)符号化能力は事前学習の知識によって厳密に制限されている。 現在のLLMベースのハードウェア生成パイプラインの課題に対処するには、アライメントの介入よりも、モデル推論の研究が必要である。

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