論文の概要: ELiTeFormer: An Efficient Transformer for FPGAs

• arxiv url: http://arxiv.org/abs/2607.03652v1
• Date: Sat, 04 Jul 2026 00:52:06 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-07 22:26:29.674049
• Title: ELiTeFormer: An Efficient Transformer for FPGAs
• Title（参考訳）: ELiTeFormer:FPGAの効率的なトランス
• Authors: Victor Agostinelli, Nicolas Bohm Agostini, Antonino Tumeo,
• Abstract要約: トランスフォーマーブロックは、大きな言語モデル(LLM)で広く使われているが、現在のデプロイメント課題である。 ELiTeFormerは,ハイブリッド線形アテンションと超低精度(3次)線形プロジェクションを一体化した最初のトランスフォーマーモデルである。
• 参考スコア（独自算出の注目度）: 3.884894816711594
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Transformer blocks are prevalent in large language model (LLM) but present deployment challenges due to their challenging computational and memory demands. While prior work has typically optimized attention mechanisms or feed-forward networks (FFNs) separately, few hardware (HW) architecture have jointly addressed both components with co-designed hardware acceleration. We present ELiTeFormer (Efficient Linear Ternary Transformer), the first Transformer model architecture that unifies hybrid linear attention with ultra-low-precision (ternary) linear projections, specifically co-designed for field-programmable gate array (FPGA) deployment. ELiTeFormer achieves 10x model weight compression and 12.8x key-value (KV) cache compression compared to LLaMA 3, while maintaining competitive accuracy (31.9% on the MMLU benchmark, within 3.0% of BitNet b1.58). Our key architectural contribution is a novel processing element (PE) micro-architecture that eliminates all multiplications in ternary linear projections through bitmasking operations, significantly reducing resource utilization by completely avoiding dedicated digital signal processing (DSP) blocks. We simulate, synthesize, and deploy ELiTeFormer targeting a Xilinx VCK5000 Versal board using high-level synthesis (HLS) flows. Block-level simulations show 9.6x speedup for FFN operations and 4.4x speedup for attention compared to standard implementations. End-to-end deployment achieves up to 3.9x lower latency and 3.2x better energy efficiency than LLaMA 3 on an NVIDIA A100 graphics processing unit (GPU) at long context lengths. This represents the first FPGA realization combining linear attention with ternary quantization, demonstrating the viability of algorithm-architecture co-design for next-generation LLM acceleration.
• Abstract（参考訳）: トランスフォーマーブロックは、大きな言語モデル(LLM)で広く使われているが、計算とメモリの要求が困難なため、デプロイメントの課題が提示されている。 以前の作業は通常、注意機構やフィードフォワードネットワーク(FFN)を別々に最適化してきたが、ハードウェア(HW)アーキテクチャは、両コンポーネントを共同設計したハードウェアアクセラレーションと共同で扱うものはほとんどなかった。 ELiTeFormer (Efficient Linear Ternary Transformer) は,超低精度(3次)線形射影とハイブリッド線形注意を統一する最初のトランスフォーマーモデルであり,特にフィールドプログラマブルゲートアレイ(FPGA)の配置のために設計されている。 ELiTeFormerはLLaMA 3と比較して10倍のモデル重量圧縮と12.8倍のキー値(KV)キャッシュ圧縮を実現し、競争精度はMMLUベンチマークで31.9%、BitNet b1.58で3.0%)を維持している。 我々の重要なアーキテクチャ貢献は、ビットマスキング操作による3次線形射影における全ての乗算を排除し、専用デジタル信号処理(DSP)ブロックを完全に回避することで資源利用を大幅に削減する新しい処理要素(PE)マイクロアーキテクチャである。 高レベル合成(HLS)フローを用いて,Xilinx VCK5000 Versal基板をターゲットとしたELiTeFormerのシミュレーション,合成,デプロイを行う。 ブロックレベルのシミュレーションでは、FFN操作の9.6倍のスピードアップと標準実装の4.4倍のスピードアップが示されている。 エンドツーエンドのデプロイメントでは、LLaMA 3よりも3.9倍のレイテンシと3.2倍のエネルギー効率を実現している。 これは、線形注意と3次量子化を組み合わせた最初のFPGA実現であり、次世代LLM加速のためのアルゴリズムアーキテクチャ共設計の可能性を実証している。

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