論文の概要: Emulated Integrity Replica: Enabling Self-Healing on FPGA SoCs via Hierarchical Twins

• arxiv url: http://arxiv.org/abs/2607.12298v1
• Date: Tue, 14 Jul 2026 03:14:00 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-15 17:08:30.020131
• Title: Emulated Integrity Replica: Enabling Self-Healing on FPGA SoCs via Hierarchical Twins
• Title（参考訳）: Emulated Integrity Replica:階層的ツインによるFPGA SoCの自己修復の実現
• Abstract要約: 畳み込みニューラルネットワーク(CNN)は、ハードウェアアクセラレーション推論が低レイテンシエッジコンピューティングを可能にするシステムオンチップ(SoC)プラットフォームにますますデプロイされている。 FPGA SOCのための階層型デジタルツインフレームワークであるEmulated Integrity Replica (EIR)を提案する。
• 参考スコア（独自算出の注目度）: 4.079848915785294
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Convolutional neural networks (CNNs) are increasingly being deployed on system-on-chip (SoC) platforms, where hardware-accelerated inference enables low-latency edge computing. Achieving fault tolerance on these devices remains challenging because conventional redundancy (dual/triple modular redundancy, DMR/TMR) incurs high resource cost, while software-centric methods (e.g., algorithm-based fault tolerance (ABFT), checkpoint-restart, instruction-level duplication, and software watchdogs/assertions) introduce nontrivial latency/energy overheads, reduce model accuracy, or provide inadequate coverage for accelerator-induced faults. In this paper, we propose Emulated Integrity Replica (EIR), a hierarchical digital-twin framework for FPGA SoCs that provides autonomous fault detection and recovery. Unlike DMR/TMR, which replicates hardware logic and incurs proportional area and power overheads, EIR avoids fabric-level duplication by exploiting temporal slack in the processing system (PS). During accelerator execution in the programmable logic (PL), the PS typically remains underutilized; EIR capitalizes on these idle cycles to host two complementary twins: (i) Rabbit: a coarse-grained behavioral model for rapid fault detection and (ii) Tortoise: a fine-grained gate-level model that performs precise recovery from checkpointed states. The accelerator state is captured periodically, leveraging the accelerator's execution-speed profiling to balance performance overhead and resilience. Experiments on representative workloads show that EIR achieves high empirical fault coverage relative to a DMR baseline while reducing energy and area under the evaluated fault model and workload assumptions, indicating a practical path to resilient edge-AI deployments under strict resource budgets.
• Abstract（参考訳）: 畳み込みニューラルネットワーク(CNN)は、ハードウェアアクセラレーション推論が低レイテンシエッジコンピューティングを可能にするシステムオンチップ(SoC)プラットフォームにますますデプロイされている。 従来の冗長性(デュアル/トリプルモジュール冗長性、DMR/TMR)は高いリソースコストを発生させるのに対して、ソフトウェア中心の手法(例えば、アルゴリズムベースのフォールトトレランス(ABFT)、チェックポイント再起動、命令レベル重複、ソフトウェアウォッチドッグ/アサーション)は、非自明な遅延/エネルギーオーバーヘッドを導入し、モデルの精度を低減し、アクセラレーションによって引き起こされた障害に対する十分なカバレッジを提供する。 本稿では,FPGA SoC のための階層型ディジタルツインフレームワークである Emulated Integrity Replica (EIR) を提案する。 ハードウェアロジックを複製し、比例領域と電力オーバーヘッドを発生させるDMR/TMRとは異なり、EIRは処理システム(PS)の時間スラックを利用してファブリックレベルの重複を回避する。 プログラム可能論理(PL)におけるアクセル実行中、PSは一般的に未利用のままであり、EIRは2つの相補的双生児をホストするためにこれらのアイドルサイクルに乗じている。 (i)Rabbit:高速断層検出のための粗粒度挙動モデル (II):チェックポイント状態からの正確な回復を行う細粒なゲートレベルモデル。 アクセル状態は定期的にキャプチャされ、アクセルの実行速度プロファイリングを利用して、パフォーマンスのオーバーヘッドとレジリエンスのバランスをとる。 代表的ワークロードに関する実験では、EIRはDMRベースラインに対して高い経験的フォールトカバレッジを実現し、評価されたフォールトモデルとワークロードの仮定の下でエネルギーと面積を削減し、厳格なリソース予算下でのエッジAIデプロイメントに対する実用的パスを示す。

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