論文の概要: EXPLORE: Exploration with Guided Search for Analog Topology Generation using Language Models

• arxiv url: http://arxiv.org/abs/2607.13416v1
• Date: Wed, 15 Jul 2026 03:35:14 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-16 16:39:12.63239
• Title: EXPLORE: Exploration with Guided Search for Analog Topology Generation using Language Models
• Title（参考訳）: EXPLORE:言語モデルを用いたアナログトポロジ生成のためのガイド付き探索
• Abstract要約: EXPLOREは、シミュレータ誘導モンテカルロ木探索(MCTS)とトランスフォーマーベースのデコードを統合し、アナログトポロジー生成のテスト時間スケーリングを可能にするフレームワークである。 EXPLOREは、0.01の厳密な許容範囲での6成分ベンチマークで、1ショット生成で12%、サンプリングとフィルタのベースラインで33%、同じ検索予算でサンプリングとフィルタでMSEを20%以上引き上げた。
• 参考スコア（独自算出の注目度）: 20.30914242698969
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Automating analog circuit topology design is essential to reduce the extensive manual effort required to meet increasingly diverse and customized application demands. Recent advances have applied sequence-to-sequence fine-tuning on pretrained language models to directly generate circuit topologies from user specifications in a single pass. However, these one-shot generation methods failed to generate complex circuits due to their exponentially growing search spaces and limited training datasets. In this paper, we present EXPLORE, a search-enhanced framework that integrates simulator-guided Monte Carlo Tree Search (MCTS) with transformer-based decoding to enable test-time scaling for analog topology generation. By leveraging language-model priors and bypassing high-confidence structural tokens, EXPLORE allocates expensive simulator budget primarily toward topology-altering decisions during search. On a 6-component benchmark at a tight tolerance of 0.01, EXPLORE raises the success rate from 12% for one-shot generation and 33% for a sampling-and-filter baseline to 65%, and lowers MSE by over 20% relative to sampling-and-filter under the same search budget. These results establish EXPLORE as the first framework to integrate structured test-time search with LM decoding for analog topology generation, and a practical step toward scaling LLM-driven design automation.
• Abstract（参考訳）: アナログ回路トポロジ設計の自動化は、多様でカスタマイズされたアプリケーション要求を満たすのに必要な広範囲な手作業を減らすために不可欠である。 近年,事前訓練された言語モデルにシーケンス・ツー・シーケンスの微調整を適用して,ユーザ仕様から直接1パスで回路トポロジを生成する手法が開発されている。 しかし、これらのワンショット生成法は、指数関数的に増大する探索空間と限られた訓練データセットのために複雑な回路を生成できなかった。 本稿では,シミュレータ誘導モンテカルロ木探索(MCTS)とトランスフォーマーに基づくデコードを統合し,アナログトポロジ生成のためのテスト時間スケーリングを可能にする検索拡張フレームワークEXPLOREを提案する。 EXPLOREは、言語モデルの事前の活用と高信頼構造トークンの回避により、探索中のトポロジの判断を中心に、高価なシミュレーター予算を割り当てる。 EXPLOREは、0.01の厳密な許容範囲での6成分ベンチマークにおいて、1ショット生成で12%、サンプリングとフィルタのベースラインで33%、同じ検索予算でサンプリングとフィルタでMSEを20%以上下げる。 これらの結果は、構造化されたテストタイム検索とLMデコードを統合した最初のフレームワークとしてEXPLOREを確立し、LLM駆動設計自動化のスケールアップに向けた実践的なステップである。

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