論文の概要: Hardware Mechanisms to Dynamically Throttle AI Performance

• arxiv url: http://arxiv.org/abs/2607.18069v1
• Date: Mon, 20 Jul 2026 15:36:03 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-21 18:48:37.684608
• Title: Hardware Mechanisms to Dynamically Throttle AI Performance
• Title（参考訳）: AIパフォーマンスを動的に抑制するハードウェアメカニズム
• Abstract要約: 我々は、実行時にAI性能を制限するために利用可能なハードウェアリソースを動的に制御するマイクロアーキテクチャノブのセットを紹介する。 新しいロジックと余分な設計コストを最小化するために、確立されたマイクロアーキテクチャプリミティブから4つのメカニズムを全て構築する。 これらのノブは、高い性能感度(最大80%の性能カット1/8のリソース可用性)、無視可能な実装コスト(10Kフリップフロップ)、動的スロットリング後の高速安定化(5-80Kサイクル)、チップの他の部分への最小の副次的影響を実現する。
• 参考スコア（独自算出の注目度）: 3.359978138010107
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: As more capable AI models are increasingly integrated into critical computer systems, the lack of control over AI intent motivates safety mechanisms. Existing software safeguards impose only behavioral constraints that can potentially be bypassed by sufficiently intelligent models. While hardware-level safety enforcement has been recognized as an essential last line of defense, few mechanisms have been proposed beyond policy regulations on unauthorized accesses or coarse full-chip shutdown. What is missing is a fine-grained, dynamic intervention mechanism at the architecture level. In this paper, we introduce a set of microarchitecture knobs which dynamically control the available hardware resources to limit AI performance at runtime. We evaluate candidate knobs spanning the GPU memory subsystem, across capacity, bandwidth, latency and frequency dimensions, and narrow down to four strong candidates: L2 size, L2 latency, L2 bandwidth, and shared memory port access rate. To minimize new logic and extra design cost, we build all four mechanisms from well-established microarchitectural primitives: cache way masking, credit-based rate limiting, latency insertion, and bank arbitration. We show that these knobs achieve high performance sensitivity (up to 80% performance cut at 1/8 resource availability), negligible implementation cost (<~10K flip flops), fast stabilization after dynamic throttling (5-80K cycles), and minimal collateral impact on the rest of the chip. Further, multi-knob analysis reveals combinations of knobs that amplify the performance degradation beyond the effect of each knob individually, which enables a broader range of performance targets.
• Abstract（参考訳）: より有能なAIモデルが重要なコンピュータシステムに統合されるにつれて、AI意図に対する制御の欠如が安全メカニズムを動機付けている。 既存のソフトウェアセーフガードは、十分にインテリジェントなモデルによってバイパスされる可能性のある行動上の制約のみを課します。 ハードウェアレベルの安全対策は重要な防衛線として認識されているが、不正アクセスや全チップのシャットダウンに関する規制を超えて提案されているメカニズムはほとんどない。 欠けているのは、アーキテクチャレベルでのきめ細かい動的介入メカニズムです。 本稿では,実行時のAI性能を制限するため,利用可能なハードウェアリソースを動的に制御するマイクロアーキテクチャノブのセットを紹介する。 我々は、GPUメモリサブシステムにまたがる候補ノブ、キャパシティ、帯域幅、レイテンシ、周波数次元を評価し、L2サイズ、L2レイテンシ、L2帯域幅、共有メモリポートアクセス率の4つの強い候補に絞り込んだ。 新しいロジックと余分な設計コストを最小化するために、キャッシュ・ウェイ・マスキング、クレジットベースのレート制限、遅延挿入、銀行の仲裁という、確立されたマイクロアーキテクチャプリミティブから4つのメカニズムを構築する。 これらのノブは、高い性能感度(最大80%の性能カット1/8のリソース可用性)、無視可能な実装コスト(〜10Kフリップフロップ)、動的スロットリング後の高速安定化(5-80Kサイクル)、チップの他の部分への最小の副次的影響を実現する。 さらに、マルチノブ解析により、各ノブの効果を超える性能劣化を個別に増幅するノブの組み合わせを明らかにし、より広範な性能目標を実現する。

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