論文の概要: SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes

• arxiv url: http://arxiv.org/abs/2607.21850v1
• Date: Thu, 23 Jul 2026 22:38:04 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-07-27 20:58:57.010034
• Title: SCALE: Self-Supervised Constraint-Aware Layout GEneration for Local P&R DRV Fixing at Advanced Nodes
• Title（参考訳）: SCALE: アドバンストノードにおけるローカルP&R DRV修正のための自己監督型制約対応レイアウトジェネレーション
• Abstract要約: 大規模言語モデル(LLM)は先日、EDAスクリプトとドキュメントで強力な機能を示した。 本稿では,アドバンストノードにおけるローカルDRV修正のための,自己教師付きレイアウト生成ステージを備えたフレームワークを提案する。 このVLMは、局所的なDRV修復のための規則付き幾何学的ガイダンスを提供し、100個の実サブ2nmケースにおいて、最先端エージェントの解法率を+12--25%(最大97%)押し上げる。
• 参考スコア（独自算出の注目度）: 13.479482121268688
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: As semiconductor manufacturing advances toward sub-2nm nodes, local place-and-route (P&R) design-rule violation (DRV) fixing is increasingly limited by complex rule interactions, dense multi-layer routing geometries, and foundry-specific constraints. While Large Language Models (LLMs) have recently demonstrated strong capabilities in EDA scripting and documentation, their application to visual layout understanding remains largely unexplored: diagnosing DRC violations from layout imagery demands precise geometric reasoning and foundry-specific rule knowledge absent from general-purpose VLM training. We propose SCALE, a framework with a self-supervised layout-generation stage for local DRV fixing at advanced nodes. Multi-layer layout geometry is serialized into structured text, and a fine-tuned language model learns to reconstruct randomly masked polygons from surrounding BEOL context alone without violation labels. At inference, natural-language rule constraints and high-temperature sampling steer generation toward diverse, violation-prone layout variants validated by an industrial signoff DRC checker, producing DRC-annotated layout--violation pairs used to fine-tune a domain-adapted DRC-VLM. This VLM provides rule-aware geometric guidance for local DRV repair, boosting state-of-the-art agents' solve rates by +12--25% (up to 97%) on 100 real sub-2nm cases spanning enclosure, spacing, width, and color-spacing violations.
• Abstract（参考訳）: 半導体製造がサブ-2nmノードへと進むにつれ、局所的なP&R設計ルール違反(DRV)の修正は、複雑な規則相互作用、密度の高い多層ルーティングジオメトリ、ファストリー固有の制約によってますます制限される。 大規模言語モデル(LLM)は最近、EDAスクリプトとドキュメントの強力な機能を示しているが、視覚的レイアウト理解へのその応用は、ほとんど探索されていない:レイアウトレイアウトからDRC違反を診断するには、正確な幾何学的推論と、汎用的なVLMトレーニングから欠落するファウントリー固有のルール知識が必要である。 先進ノードにおけるローカルDRV修正のための自己教師付きレイアウト生成ステージを備えたフレームワークであるSCALEを提案する。 多層配置幾何学は構造化テキストにシリアライズされ、微調整言語モデルは、違反ラベルなしでBEOL周囲のコンテキストからランダムにマスキングされたポリゴンを再構築する。 産業用サインオフDRCチェッカーにより検証され,ドメイン適応DRC-VLMの微調整に用いるDRC付加レイアウト-違反ペアを生成する。 このVLMは、局所的なDRV修復のための規則を意識した幾何学的ガイダンスを提供し、囲い、間隔、幅、色空間違反にまたがる100個の実サブ2nmケースにおいて、最先端エージェントの解決率を+12--25%(最大97%)押し上げる。

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