論文の概要: Eco-SoC: A Sustainable VLSI Architecture for Energy-Proportional Artificial Intelligence
- arxiv url: http://arxiv.org/abs/2608.08761v1
- Date: Sun, 09 Aug 2026 15:21:07 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-11 19:16:36.941843
- Title: Eco-SoC: A Sustainable VLSI Architecture for Energy-Proportional Artificial Intelligence
- Title(参考訳): Eco-SoC: エネルギー生産型人工知能のための持続可能なVLSIアーキテクチャ
- Abstract要約: 本稿では,持続可能人工知能に特化して設計された,スケーラブルなVLSIアーキテクチャであるEco-SoCを紹介する。
本稿では,ビット幅精度を適応的に変調するハードウェアレベルの動的精度スケーリング論理(DPSL)フレームワークを提案する。
Eco-SoCは、熱を意識したパワーゲーティング機構を導入することで、シリコンの予測平均時間障害(MTTF)を2倍にする。
- 参考スコア(独自算出の注目度): 0.0
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: In an era defined by escalating climate change and the pervasive deployment of edge intelligence, the environmental cost of semiconductor manufacturing and operation has reached a critical threshold. As Deep Learning (DL) accelerators dominate System-on-Chip (SoC) die area, achieving true sustainability requires a paradigm shift from static worst-case efficiency to dynamic energy-proportionality. This paper introduces Eco-SoC, a highly scalable VLSI architecture co-designed specifically for sustainable artificial intelligence. We propose a hardware-level Dynamic Precision-Scaling Logic (DPSL) framework that adaptively modulates bit-width precision based on real-time activation sparsity, successfully reducing switching activity by up to 42% on a commercial 7nm FinFET process node. Furthermore, we transcend traditional Power-Performance-Area (PPA) metrics by providing a comprehensive Life Cycle Assessment (LCA) using the Architectural Carbon footprint Tool (ACT). Our synthesis demonstrates that Eco-SoC offsets its increased embodied carbon footprint (a marginal 4.8% area overhead) within 1.1 years of edge deployment. Finally, by introducing a thermal-aware power gating mechanism that mitigates localized hotspots, Eco-SoC doubles the projected Mean Time To Failure (MTTF) of the silicon, providing a tangible, scalable strategy for electronic waste (e-waste) mitigation in next-generation computing systems.
- Abstract(参考訳): 気候変動のエスカレートとエッジインテリジェンスの普及によって定義される時代において、半導体製造と運転の環境コストは重要なしきい値に達している。
ディープラーニング(DL)アクセラレーターがSystem-on-Chip(SoC)ダイエリアを支配しているため、真の持続可能性を達成するには、静的最悪のケース効率から動的エネルギー比例率へのパラダイムシフトが必要である。
本稿では,持続可能人工知能に特化して設計された,スケーラブルなVLSIアーキテクチャであるEco-SoCを紹介する。
本研究では,リアルタイムのアクティベーション間隔に基づいてビット幅の精度を適応的に調整し,商用7nm FinFETプロセスノード上で最大42%のスイッチング活性を向上するハードウェアレベルの動的精度スケーリング論理(DPSL)フレームワークを提案する。
さらに,従来のPPA(Power-Performance-Area)メトリクスを,ACT(Architectural Carbon footprint Tool)を使用した総合ライフサイクルアセスメント(LCA)によって超越する。
我々の合成は、Eco-SoCが1.1年以内の二酸化炭素排出量の増加(面積の限界4.8%)を相殺することを示した。
最後に、局所的なホットスポットを緩和する熱認識型パワーゲーティング機構を導入することで、Eco-SoCはシリコンの予測平均時間障害(MTTF)を2倍にし、次世代コンピューティングシステムにおける電子廃棄物(e-waste)軽減のための具体的なスケーラブルな戦略を提供する。
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