論文の概要: ANTMAN: An Efficient and Interpretable RTL-Level Run-Time Detection Framework for Stealthy Branch Predictor Attacks on BOOM

• arxiv url: http://arxiv.org/abs/2608.09498v1
• Date: Mon, 10 Aug 2026 12:03:09 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-08-11 19:16:37.250492
• Title: ANTMAN: An Efficient and Interpretable RTL-Level Run-Time Detection Framework for Stealthy Branch Predictor Attacks on BOOM
• Title（参考訳）: ANTMAN: BOOM上のステルス分岐予測攻撃のための効率的かつ解釈可能なRTLレベル実行時検出フレームワーク
• Abstract要約: マイクロアーキテクチャーサイドチャネル攻撃は、x86やARM ISAと比較してRISCVでは未発見のままである。 本稿では, BOOM RISC-V に対するステルス分岐予測器攻撃に対する, 安全な設計, 高い解釈性, 非侵入性, RTL レベルのランタイム検出ソリューションを提案する。
• 参考スコア（独自算出の注目度）: 1.6013674661312771
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Runtime detection of microarchitectural side channel attacks remains significantly underexplored in RISCV compared with x86 and ARM ISAs, posing a serious threat to critical applications. State-of-the-art branch predictor attacks bypass traditional data and instruction caches by directly exploiting the state of internal history tables, making them inherently stealthy. Recent research has explored offline detection of microarchitectural attacks on RISC-V; however, efficient runtime detection of microarchitectural attacks on RISC-V hardware remains significantly unaddressed. State-of-the-art hardware-based runtime detection solutions leverage hardware performance counters (HPCs) but suffer from a restricted set of counter registers and tradeoffs between detection accuracy, detection speed, and sampling granularity, making them impractical for stealthy attacks. Moreover, sampling HPCs after distinct intervals leaves intermediate relationships between different microarchitectural blocks unobserved. Additionally, proprietary x86 and ARM ISAs constrain researchers from modifying processor microarchitectural designs. To address these limitations, we propose the first secure-by-design, highly interpretable, non-intrusive, RTL-level runtime detection solution for stealthy branch predictor attacks on BOOM RISC-V, evaluated under both simplified Next-Line Predictor (NLP) and complex TAGE predictor configurations. The attack detection relies on association rules extracted offline and embedded in hardware as a non-intrusive rule monitor that enables runtime detection. The proposed approach achieves excellent detection speed, terminates execution before secret disclosure, and produces zero false positives while remaining flexible for detecting previously unseen variants within the same family of branch predictor attacks.
• Abstract（参考訳）: マイクロアーキテクチャーサイドチャネルアタックのランタイム検出は、x86やARM ISAと比較してRISCVでは明らかに過小評価されており、重要なアプリケーションにとって深刻な脅威となっている。 State-of-the-artブランチ予測器は、内部履歴テーブルの状態を直接利用することによって、従来のデータや命令キャッシュをバイパスする。 近年、RISC-Vのマイクロアーキテクチャー攻撃のオフライン検出が検討されているが、RISC-Vハードウェアに対するマイクロアーキテクチャー攻撃の効率的な実行時検出はいまだに未解決のままである。 最先端のハードウェアベースのランタイム検出ソリューションは、ハードウェアパフォーマンスカウンタ(HPC)を活用するが、検出精度、検出速度、および粒度のサンプリングの間の制限されたカウンタレジスタとトレードオフに悩まされており、ステルス攻撃には実用的ではない。 さらに、異なる間隔でHPCをサンプリングすると、異なるマイクロアーキテクチャーブロック間の中間的関係が観察されない。 さらに、プロプライエタリなx86とARM ISAは、研究者がプロセッサのマイクロアーキテクチャー設計を変更することを妨げている。 これらの制約に対処するため,BOOM RISC-V に対するステルス分岐予測器攻撃に対して,Next-Line Predictor (NLP) と複雑なTAGE Predictor 構成の両方で評価した,セキュアで高解釈性,非侵入性,RTLレベルのランタイム検出ソリューションを提案する。 攻撃検出はオフラインで抽出されたアソシエーションルールに依存し、実行時検出を可能にする非侵入型ルールモニターとしてハードウェアに組み込まれる。 提案手法は優れた検出速度を実現し、秘密開示前に実行を終了し、同じ分岐予測器攻撃のファミリー内の未確認変種を検出するための柔軟性を維持しながら、ゼロ偽陽性を生成する。

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