論文の概要: AgentDV: Closed-Loop Agentic AI for Hardware Design Verification
- arxiv url: http://arxiv.org/abs/2608.27148v1
- Date: Thu, 27 Aug 2026 14:00:16 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-08-28 16:30:58.436459
- Title: AgentDV: Closed-Loop Agentic AI for Hardware Design Verification
- Title（参考訳）: AgentDV:ハードウェア設計検証のためのクローズドループエージェントAI
- Abstract要約: AgentDVは、自動RTL検証環境生成のためのクローズドループエージェントAIフレームワークである。
単発LLMテストベンチ生成をツール地上検証パイプラインに変換する。
AgentDVは4つのDUTで100%パスレートを達成し、Claude Sonnet 4.6を使用してすべてのDUTで平均80.9%パスレートを達成している。
- 参考スコア（独自算出の注目度）: 1.5477055061671623
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Register-transfer level (RTL) verification consumes a major part of modern system-on-chip (SoC) development effort. Yet, recent LLM-based verification-code generation often fails to produce runnable, design-consistent, and coverage-producing testbenches. We present AgentDV, a closed-loop agentic AI framework for automated RTL verification environment generation. AgentDV transforms single-shot LLM testbench generation into a tool-grounded verification pipeline by combining LLM-guided analysis, testbench construction, simulation, coverage measurement, and iterative refinement. The framework introduces three key ideas: 1) runnability filtering to reject invalid generated environments, 2) CSR-grounded checking to reduce hallucinated signals and incorrect expected behavior, and 3) coverage-guided iteration to regenerate tests based on measured verification gaps. We evaluate AgentDV using three LLMs on challenge DUTs and public OpenTitan peripheral and security IP blocks. From our analysis, we observed that direct single-shot prompting fails to produce a valid coverage-producing environment on benchmarks. AgentDV achieves 100% pass rate on four DUTs and an average of 80.9% pass rate on all DUTs using Claude Sonnet 4.6. Similarly, an average of 58.7% and 60.6% pass rate is achieved for Llama and Qwen models, respectively. In addition, an average of 74.5%, 69.1%, and 64.9% of line coverage and 88.4%, 82.3%, and 76.7% of branch coverage for the benchmarks under consideration for Claude Sonnet 4.6, Llama, and Qwen models, respectively.
- Abstract（参考訳）: レジスター・トランスファー・レベル(RTL)の検証は、現代のシステム・オン・チップ(SoC)開発努力の大部分を消費する。
しかし、最近のLCMベースの検証コード生成は、実行可能で、設計に一貫性があり、カバレッジを生成するテストベンチを生成するのに失敗することが多い。
本稿では,自動RTL検証環境生成のためのクローズドループエージェントAIフレームワークであるAgentDVを提案する。
AgentDVは、単一ショットLLMテストベンチ生成を、LCM誘導分析、テストベンチ構築、シミュレーション、カバレッジ測定、反復改善を組み合わせたツール基底検証パイプラインに変換する。
このフレームワークには3つの重要なアイデアが紹介されている。
1) 無効発生環境を拒否する実行可能性フィルタリング。
2)CSRによる幻覚信号の低減と不正確な期待行動の検証
3) 測定された検証ギャップに基づいて, 検査を再現するためのカバレッジ誘導イテレーション。
我々は,3つのLDMを用いて,DUTと公開OpenTitan周辺IPブロックに対するAgentDVの評価を行った。
分析の結果,直接単発プロンプトがベンチマーク上で有効なカバレッジ生成環境を生成できないことがわかった。
AgentDVは4つのDUTで100%パスレートを達成し、Claude Sonnet 4.6を使用してすべてのDUTで平均80.9%パスレートを達成している。
同様に、LlamaモデルとQwenモデルでは平均58.7%と60.6%のパスレートが達成されている。
さらに、平均74.5%、69.1%、64.9%のラインカバレッジ、88.4%、82.3%、76.7%のブランチカバレッジがクロード・ソネット4.6、ラマ、クウェンの各モデルで考慮されている。
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