論文の概要: LevelSyn: Physical-Aware Logic Synthesis via Level-Asynchronous Graph Neural Networks
- arxiv url: http://arxiv.org/abs/2609.03594v1
- Date: Thu, 03 Sep 2026 09:46:02 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-04 18:28:39.005938
- Title: LevelSyn: Physical-Aware Logic Synthesis via Level-Asynchronous Graph Neural Networks
- Title（参考訳）: LevelSyn:レベル同期グラフニューラルネットワークによる物理認識論理合成
- Abstract要約: LevelSynは階層型表現学習とワイヤ長駆動最適化エンジンを統合する新しい論理合成フレームワークである。
LevelSynは、レベル非同期グラフニューラルネットワーク(GNN)を活用して、高忠実度ゲート座標を予測する。
LevelSynは最先端(SOTA)法を著しく上回り、平均消費電力は6.89%、タイミング遅延は27.48%向上した。
- 参考スコア（独自算出の注目度）: 12.485442944403445
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: As integrated circuit technology scales into the nanometer regime, the traditional disconnect between logic synthesis and physical design has led to significant PPA (Power, Performance, and Area) degradation and prolonged design closure cycles. Traditional logic synthesis relies on non-physical Wire Load Models (WLMs), while recent spectral-based placement predictors often neglect the inherent hierarchical logic depth and signal flow of netlists, which leads to low-fidelity spatial estimations. To bridge this gap, we propose LevelSyn, a novel physical-aware logic synthesis framework that integrates hierarchical representation learning with a wirelength-driven optimization engine. At its core, LevelSyn leverages a level-asynchronous Graph Neural Network (GNN) to predict high-fidelity gate coordinates by capturing the structural and directional semantics of And-Inverter Graphs (AIGs). To handle industrial-scale designs, a level-aligned subgraph partitioning strategy is introduced to eliminate memory bottlenecks while preserving local logical dependencies. These spatial insights are seamlessly integrated into a newly developed physical-informed synthesis engine within the Berkeley ABC framework. Experimental results on the EPFL benchmark suite demonstrate that LevelSyn significantly outperforms state-of-the-art (SOTA) methods, achieving an average power reduction of 6.89\% and a timing delay improvement of 27.48\%. Furthermore, post-place-and-route validation shows a 99.59\% reduction in design rule check (DRC) violations, highlighting its effectiveness in accelerating design convergence.
- Abstract（参考訳）: 集積回路技術がナノメートル状態に拡大するにつれて、論理合成と物理設計の伝統的な切り離しにより、PPA (Power, Performance, and Area) の大幅な劣化と設計クロージャサイクルの延長につながった。
従来の論理合成は非物理的ワイヤロードモデル(WLM)に依存しているが、近年のスペクトルベースの配置予測器は、階層的な論理深度とネットリストの信号の流れを無視することが多く、低忠実度空間推定に繋がる。
このギャップを埋めるために,階層型表現学習とワイヤ長駆動最適化エンジンを統合した物理認識論理合成フレームワークLevelSynを提案する。
LevelSynは、レベル非同期グラフニューラルネットワーク(GNN)を利用して、And-Inverter Graphs(AIG)の構造的および方向的セマンティクスをキャプチャすることで、高忠実度ゲート座標を予測する。
産業規模の設計を扱うため、局所的な論理的依存関係を保ちながらメモリボトルネックを取り除くために、レベルの整合した部分グラフ分割戦略が導入された。
これらの空間的洞察は、バークレーABCフレームワーク内で新たに開発された物理情報合成エンジンにシームレスに統合される。
EPFLベンチマークスイートの実験結果から、LevelSynは最先端(SOTA)法を著しく上回り、平均消費電力は6.89 %、タイミング遅延は27.48 %であることがわかった。
さらに、ポストプレース・アンド・ルートの検証では、設計ルールチェック(DRC)違反が99.59 %減少し、設計の収束を加速する効果が強調されている。
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