論文の概要: Parallel Circuit Execution for Scalable Quantum Computation
- arxiv url: http://arxiv.org/abs/2609.12172v1
- Date: Thu, 10 Sep 2026 20:00:16 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-15 07:38:31.536412
- Title: Parallel Circuit Execution for Scalable Quantum Computation
- Title（参考訳）: スケーラブル量子計算のための並列回路実行
- Abstract要約: 並列回路実行のための1つの大規模QPUの領域に複数の独立回路をマッピングするための誤り・トポロジ対応手法を提案する。
我々は,IBMの156量子ibm_bostonプロセッサに対して,標準QED-Cベンチマークとハミルトニアンの観測可能推定負荷を用いたアプローチを実証する。
- 参考スコア（独自算出の注目度）: 0.7747796552298198
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Today's quantum processors have tens to hundreds of physical qubits, but reliable execution of arbitrary circuits remains limited to fewer than 30 entangled qubits across hardware modalities. Building upon prior work, we introduce an error- and topology-aware method for mapping multiple independent circuits onto disjoint regions of a single large-scale QPU for parallel circuit execution. For applications with many similarly sized circuits, such as observable estimation for Hamiltonian simulation, this approach can reduce billed QPU execution time, with ideal speedup proportional to the number of usable partitions. We demonstrate the approach on IBM's 156-qubit ibm_boston processor using standard QED-C benchmark and Hamiltonian-based observable-estimation workloads. Compared with standard sequential execution, parallel execution reduces billed execution time by 3.5-5.5x while retaining 83-92% of the sequential fidelity. We further evaluate the scaling of parallel circuit execution using GPU-accelerated classical simulation, distributing measurement circuits across GPUs via MPI. Using CUDA-Q on the NERSC Perlmutter system, we achieve up to 13.8x speedup on 16 GPUs (86% parallel efficiency) for an H2 electronic-structure simulation, with scaling evaluated across multiple Hamiltonians and circuit counts. These results provide an indication of the performance ceiling that parallel execution on future quantum hardware may eventually approach. Both execution modes are implemented as a runtime option within the QED-C Application-Oriented Benchmark suite. Together, the results show that circuit-level parallelism can reduce execution cost on current quantum hardware and simulation time on GPU clusters, with the potential for greater benefits as device quality and qubit counts increase.
- Abstract（参考訳）: 今日の量子プロセッサは、数十から数百の物理量子ビットを持つが、任意の回路の信頼できる実行は、ハードウェアのモダリティをまたいだ30個の絡み合った量子ビットに制限されている。
本稿では,複数の独立回路を並列回路実行のための1つの大規模QPUの非結合領域にマッピングするエラー・トポロジ対応手法を提案する。
ハミルトンシミュレーションの観測可能な推定など、同様の大きさの回路を持つアプリケーションの場合、この手法は有償のQPU実行時間を削減し、使用可能なパーティションの数に比例して理想的なスピードアップを行うことができる。
我々は,IBMの156量子ibm_bostonプロセッサに対して,標準QED-Cベンチマークとハミルトニアンの観測可能推定負荷を用いたアプローチを実証する。
通常のシーケンシャル実行と比較すると、並列実行は課金実行時間を3.5-5.5倍削減し、シーケンシャルフィデリティの83-92%を維持している。
さらに、GPU加速古典シミュレーションを用いて並列回路実行のスケーリングを評価し、MPIを介してGPU間で測定回路を分散する。
NERSC Perlmutter システム上で CUDA-Q を用いて,H2 電子構造シミュレーションにおいて16GPU (86% の並列効率) で最大13.8倍の高速化を実現する。
これらの結果は、将来の量子ハードウェア上での並列実行が最終的に近づく可能性があることを示す。
どちらの実行モードも、QED-C Application-Oriented Benchmarkスイート内のランタイムオプションとして実装されている。
その結果、回路レベルの並列処理により、現在の量子ハードウェアの実行コストとGPUクラスタでのシミュレーション時間が削減され、デバイスの品質や量子ビット数の増加とともに、より大きなメリットが期待できることが示された。
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