論文の概要: REQAP: Resilient Weight Packing and Quantization for Edge DNN Acceleration

• arxiv url: http://arxiv.org/abs/2609.17555v1
• Date: Mon, 20 Jul 2026 04:10:17 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-09-28 05:09:55.554156
• Title: REQAP: Resilient Weight Packing and Quantization for Edge DNN Acceleration
• Title（参考訳）: REQAP: エッジDNNアクセラレーションのためのレジリエントウェイトパッキングと量子化
• Abstract要約: エッジアクセラレータへのディープニューラルネットワーク(DNN)の効率的なデプロイには、積極的なモデル圧縮が必要である。 本稿では,シストリックアレイ型加速器の信頼性を考慮した量子化重み付け手法を提案する。
• 参考スコア（独自算出の注目度）: 3.0990497136336774
• License: http://creativecommons.org/licenses/by-nc-nd/4.0/
• Abstract: Efficient deployment of Deep Neural Networks (DNNs) on edge accelerators requires aggressive model compression while maintaining reliability in fault-prone hardware environments. This paper presents a reliability-aware quantized weight packing methodology for systolic-array-based DNN accelerators. A sensitivity-driven mixed-precision quantization framework assigns layer-wise bit-widths according to accuracy impact while enforcing symmetric precision between weights and activations. A deterministic register-level packing strategy consolidates multiple heterogeneous operand pairs into fixed-width register words, enabling SIMD-within-a-register (SWAR) style parallel execution that reduces both memory footprint and execution cycles. To improve resilience against hardware faults, selective bit-level protection replicates the most significant bits (MSBs) of critical layers into unused register space, achieving TMR-style protection with minimal overhead. A systolic-array simulation framework is developed to evaluate the proposed packing and fault-tolerance mechanisms under realistic execution conditions. Simulations in AlexNet, VGG-11, and ResNet-18 demonstrate up to 62% memory reduction and up to 56% reduction in Multiply-Accumulate (MAC) operations, while significantly improving accuracy resilience under fault injection compared to baseline and fully protected models.
• Abstract（参考訳）: エッジアクセラレータへのディープニューラルネットワーク(DNN)の効率的なデプロイには、フォールトトレインなハードウェア環境における信頼性を維持しながら、積極的なモデル圧縮が必要である。 本稿では,シストリックアレイを用いたDNN加速器の信頼性を考慮した量子化重み付け手法を提案する。 感度駆動混合精度量子化フレームワークは、重みとアクティベーションの対称精度を図りながら、精度への影響に応じて層幅のビット幅を割り当てる。 決定論的レジスタレベルのパッキング戦略は、複数の異種オペランドペアを固定幅レジスタワードに集約し、SIMD-within-a-Register(SWAR)スタイルの並列実行を可能にし、メモリフットプリントと実行サイクルの両方を削減する。 ハードウェア障害に対するレジリエンスを改善するため、選択ビットレベルの保護は重要なレイヤの最も重要なビット(MSB)を未使用のレジスタ空間に複製し、最小限のオーバーヘッドでTMRスタイルの保護を実現する。 現実的な実行条件下でのパッキングとフォールトトレランスのメカニズムを評価するために,シストリックアレイシミュレーションフレームワークを開発した。 AlexNet、VGG-11、ResNet-18のシミュレーションでは、メモリを最大62%削減し、MAC(Multiply-Accumulate)操作を最大56%削減した。

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