論文の概要: VSpector: Specification-Driven Bug Detection for RISC-V CPUs
- arxiv url: http://arxiv.org/abs/2609.23517v1
- Date: Sun, 20 Sep 2026 10:10:19 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-09-24 16:35:41.242579
- Title: VSpector: Specification-Driven Bug Detection for RISC-V CPUs
- Title（参考訳）: VSpector:RISC-V CPUの仕様駆動バグ検出
- Abstract要約: 本稿では,仕様駆動型バグ検出パイプラインであるVSpectorを紹介する。
VSpectorはCPUレジスタ転送レベル(RTL)の実装が公式な仕様規則に準拠しているかどうかを直接チェックする。
産業用RISC-VCPUであるCVA6とXiangShanのVSpectorの評価を行った。
- 参考スコア（独自算出の注目度）: 13.480057606758344
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Detecting RTL design bugs in open-source RISC-V CPU implementations is critical for ensuring system reliability. Traditional detection approaches inherently rely on predefined artifacts. In this paper, we leverage the official,natural-language RISC-V specifications as an effective information source for bug detection. We present VSpector, a specification-driven bug detection pipeline that directly checks whether CPU register-transfer level (RTL) implementations adhere to official specification rules, without requiring specialized construction of reference models, formal properties, or custom bug patterns. To resolve the key technical trade-off between broad context scope and model reasoning accuracy when using Large Language Models (LLMs), VSpector employs a stepwise context refinement scheme across a four-stage pipeline: rule extraction, implementation localization, candidate identification, and sequential violation auditing. We evaluate VSpector on two industrial-strength RISC-V CPUs, CVA6 and XiangShan. Out of 217 reported candidates, manual inspection confirmed 148 true violations, representing a 68.2% precision. These violations correspond to 73 distinct bugs, including 42 previously unknown bugs. In our comparative experiments, DiveFuzz, a state-of-the-art CPU fuzzer, detected none of these new bugs during 24-hour runs per CPU. All 42 new bugs have been reported upstream, with developers already fixing 19 and confirming an additional 11 (30 in total), demonstrating that specification-driven auditing is a practical and complementary strategy for CPU bug detection.
- Abstract（参考訳）: オープンソースのRISC-V CPU実装におけるRTL設計バグの検出は、システムの信頼性を確保するために重要である。
従来の検出アプローチは本質的に事前に定義されたアーティファクトに依存している。
本稿では,バグ検出に有効な情報源として,公式のRISC-V仕様を利用する。
VSpectorは,CPUレジスタ・トランスファーレベル(RTL)実装が参照モデル,形式的プロパティ,カスタムバグパターンの特別な構成を必要とすることなく,公式な仕様規則に準拠しているかどうかを直接チェックする,仕様駆動のバグ検出パイプラインである。
LLM(Large Language Models)を使用する場合、広義のコンテキストスコープとモデル推論精度の間の重要な技術的トレードオフを解決するため、VSpectorでは、ルール抽出、実装ローカライゼーション、候補識別、シーケンシャルな違反監査という、4段階のパイプラインをまたいだステップワイズなコンテキスト改善スキームを採用している。
産業用RISC-VCPUであるCVA6とXiangShanのVSpectorの評価を行った。
217人の候補者のうち、手動による検査で148件の真違反が確認され、68.2%の正確さを示している。
これらの違反は、これまで未知のバグ42を含む73の異なるバグに対応する。
比較実験では、最先端のCPUファズーであるDiveFuzzが、CPU毎の24時間実行中にこれらの新しいバグを検出できなかった。
42の新しいバグはすべて上流で報告されており、開発者はすでに19を修正しており、さらに11(合計30)が確認されており、仕様駆動の監査がCPUバグ検出の実用的で補完的な戦略であることを実証している。
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