論文の概要: 2d-fet-bench: from spatial reasoning to fet design on flakes

• arxiv url: http://arxiv.org/abs/2610.07423v1
• Date: Mon, 05 Oct 2026 21:30:25 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-08 02:58:29.679515
• Title: 2d-fet-bench: from spatial reasoning to fet design on flakes
• Title（参考訳）: 2d-fet-bench:空間的推論からフレーク上のフェットデザインへ
• Abstract要約: 2D-FET-Bench V2は、顕微鏡由来のフレーク輪郭から構築された128のレイアウトタスクのベンチマークである。 6モデルパネルの最高性能構成であるGPT5.6-Luna with ReAct-3は62.3%の試行をパスし、少なくとも80.5%のタスクを一度に解決している。
• 参考スコア（独自算出の注目度）: 8.431824117876365
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Field-effect transistor (FET) layouts on exfoliated two-dimensional flakes are typically drawn by hand for each flake, placing contacts and gates to match its position and outline in optical micrographs. To our knowledge, no executable benchmark tests whether language-model agents can perform this flake-specific construction reliably. We introduce 2D-FET-Bench V2, a benchmark of 128 layout tasks built from microscopy-derived flake contours, including hole-containing flakes and multi-flake tasks. Each task supplies a textual device specification and contour coordinates. An agent generates typed polygon and path operations rendered to GDSII. A deterministic verifier checks geometric and structural requirements, and a separate integrity check verifies that the supplied contours remain unchanged. Scripted reference layouts pass all 128 tasks, showing that every task is solvable. We evaluate six models and seven workflow and scaffold variants of GPT5.6-Luna, with five attempts per task. The best-performing configuration in the six-model panel, GPT5.6-Luna with ReAct-3, passes 62.3% of attempts and solves 80.5% of tasks at least once (coverage) and 43.8% in all five attempts (consistency). ReAct-3 exceeds the one-pass Plan-and-Execute by 27.0 pass@1 points at 2.46 times the tokens. An expert audit of one sampled verifier-passing layout per covered task, across five ReAct-3 configurations, accepts 56.4% to 63.5% of them. The benchmark evaluates geometric and structural FET layout construction.
• Abstract（参考訳）: 剥離した2次元フレーク上の電界効果トランジスタ(FET)のレイアウトは、通常、各フレークに対して手で描画され、その位置に合わせて接点とゲートを配置し、光学顕微鏡で概説する。 我々の知る限り、言語モデルエージェントがこのフレーク固有の構成を確実に実行できるかどうかのベンチマークテストは行いません。 2D-FET-Bench V2は、顕微鏡由来のフレーク輪郭から構築された128のレイアウトタスクのベンチマークであり、ホールを含むフレークやマルチフレークタスクを含む。 各タスクはテキストデバイス仕様と輪郭座標を提供する。 エージェントは、タイプされたポリゴンとGDSIIにレンダリングされたパス操作を生成する。 決定論的検証器は、幾何学的および構造的要件をチェックし、別個の整合性チェックは、供給された輪郭が変わらないことを検証する。 スクリプト化された参照レイアウトは、すべての128タスクをパスし、すべてのタスクが解決可能であることを示す。 GPT5.6-Lunaの6つのモデルと7つのワークフローと足場を,タスク毎に5つの試行で評価した。 6モデルパネルの最高性能設定であるGPT5.6-Luna with ReAct-3は62.3%の試行をパスし、少なくとも1回(カバー)で80.5%、全5回(一貫性)で43.8%のタスクを解決している。 ReAct-3は1パスのPlan-and-Executeを27.0pass@1ポイント超え、トークンの2.46倍である。 5つのReAct-3構成にまたがる、カバータスク毎の1つのサンプル検証済みパスレイアウトの専門監査では、56.4%から63.5%が受け入れられている。 このベンチマークは、幾何学的および構造的FETレイアウト構築を評価する。

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