Fugu-MT 論文翻訳(概要): Climbing the Design Ladder: Sequential Knowledge Distillation for Early-Stage Circuit Timing Prediction

論文の概要: Climbing the Design Ladder: Sequential Knowledge Distillation for Early-Stage Circuit Timing Prediction

arxiv url: http://arxiv.org/abs/2610.08457v1
Date: Mon, 05 Oct 2026 17:33:11 GMT
ステータス: 翻訳完了
システム内更新日: 2026-10-08 02:58:30.055602
Title: Climbing the Design Ladder: Sequential Knowledge Distillation for Early-Stage Circuit Timing Prediction
Title（参考訳）: 設計ラダーのクリービング:初期回路タイミング予測のための逐次知識蒸留
Abstract要約: 本稿では,進歩的知識伝達のためのSTEP-KD(Sequential Timing Evaluation via Progressive Knowledge Distillation)を提案する。 Step-KDは、ポストルート、ポストプレース、ポストフロアプランの段階で教師モデルを訓練し、その後、その知識をポストシンセサイザーの学生モデルに順次蒸留する。種々の回路の実験により、STEP-KDは直接蒸留や教師付きベースラインと比較してタイミング予測誤差を減少させることが示された。
参考スコア（独自算出の注目度）: 6.671266549285377
License: http://creativecommons.org/licenses/by-nc-sa/4.0/
Abstract: Integrated circuit design involves multiple design stages: logic synthesis, floorplanning, placement, and routing, with each stage taking hours to weeks to complete. Discovering timing violations late in this flow forces costly iterations back to earlier stages, wasting computational resources and delaying product launches. While predicting post-routing timing from early-stage data could prevent these failures, existing machine learning approaches struggle with the massive abstraction gap between post-synthesis logical descriptions and post-routing physical layouts. We propose STEP-KD (Sequential Timing Evaluation via Progressive Knowledge Distillation), which leverages intermediate design stages as ``stepping stones'' for progressive knowledge transfer rather than attempting direct prediction. STEP-KD trains teacher models at the post-routing, post-placement, and post-floorplan stages, then sequentially distills their knowledge to a post-synthesis student model through representation alignment. Experiments on diverse circuits demonstrate that STEP-KD reduces timing prediction error compared to direct distillation and supervised baselines, and in most settings compared to the industry-standard Static Timing Analysis (STA) tool. STEP-KD reduces the weighted mean absolute percentage error of Total Negative Slack prediction to 19.78\%, compared with 74.84\% for STA. Our proposed method is step forward to identify timing problems earlier, avoiding expensive late-stage redesigns.
Abstract（参考訳）: 集積回路設計には、論理合成、フロアプランニング、配置、ルーティングといった複数の設計段階があり、各段階は完成までに数時間から数週間かかる。このフローの遅いタイミング違反を発見すると、コストのかかるイテレーションを早期に遡り、計算リソースを浪費し、製品ローンチを遅らせる。アーリーステージデータから遅延後のタイミングを予測することで、これらの障害を防止できる一方で、既存の機械学習アプローチでは、合成後の論理記述とロール後の物理レイアウトの間の大きな抽象的なギャップに苦慮している。直接予測ではなく,中間設計段階を「ステッピングストーン」として活用したSTEP-KD(Sequential Timing Evaluation via Progressive Knowledge Distillation)を提案する。 STEP-KDは、ポストルート、ポストプレースメント、ポストフロアプランの段階で教師モデルを訓練し、その後、アライメントアライメントを通じて、その知識をポストシンセサイザーのモデルに順次蒸留する。各種回路の実験により、STEP-KDは直接蒸留や教師付きベースラインと比較してタイミング予測誤差を低減し、業界標準の静的タイミング解析(STA)ツールと比較してほとんどの設定において予測誤差を減少させることが示された。 STEP-KDは、Total Negative Slack予測の重み付き平均絶対パーセンテージ誤差を19.78\%、STAは74.84\%に削減する。提案手法は,コストのかかる最終段階の再設計を回避し,早期のタイミング問題を特定する。

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