論文の概要: Stop Paying by the Letter: Accelerating Full-Chip RTL Simulation with Host-Side Tokenized Logging
- arxiv url: http://arxiv.org/abs/2610.27356v1
- Date: Mon, 19 Oct 2026 22:34:47 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-10-21 21:58:47.535654
- Title: Stop Paying by the Letter: Accelerating Full-Chip RTL Simulation with Host-Side Tokenized Logging
- Title（参考訳）: 文字による支払い停止:ホスト側トークン化ロギングによるフルチップRTLシミュレーションの高速化
- Abstract要約: 異種多コアSOCのためのホスト側インシミュレートトークン化ロギングアーキテクチャを提案する。
リンクタイムのELFフォーマットストリング仮想アドレスを、Arm、RISC-V、DSPコアをまたいだ32ビットワード整列スロットプロトコル上のトークンとして使用すると、オンコアロギングはシングルパススキャンに崩壊する。
我々は、シミュレーターメモリのオーバーヘッドをゼロにして100%の出力パリティを実現し、レグレッションパス当たり1,314.85CPU時間(-26.18%)を節約した。
- 参考スコア（独自算出の注目度）: 1.2078273498134855
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Firmware diagnostic logging (printf) is an essential debug instrument in full-chip SoC design verification, yet it imposes a heavy tax on cycle-accurate RTL simulation: formatting a 30-character, 1-argument message on a simulated CPU and serializing it through an MMIO aperture costs 3.04 to 15.23 $μ$s per call (15.27 $μ$s unweighted / 15.08 $μ$s print-weighted critical-path mean on Suite A). Unlike embedded tokenizers that target flash footprint and wire bytes with offline decoding, RTL simulation is governed by a two-regime cost function---cross-fabric SoC paths are dominated by MMIO bus stalls (84.7% of call latency) whereas local subsystem paths are dominated by on-core vsprintf formatting (61.7%)---and requires live, zero-simulation-time string reconstruction to drive UVM scoreboards. We present a host-side in-simulation tokenized logging architecture for heterogeneous multi-core SoCs that eliminates both bottlenecks with zero firmware call-site edits. Using link-time ELF format-string virtual addresses as tokens over a fixed 32-bit word-aligned slot protocol across Arm, RISC-V, and DSP cores, on-core logging collapses to a single-pass specifier scan and $(1+S)$ MMIO word writes. This removes all on-core radix conversion ($C_{\mathrm{fmt}} \to 0$), 85.0%--94.5% of deployed bus transactions, 84.6%--93.3% of MMIO bus-stall cycles, and 63.5%--90.9% of total on-core logging cycles ($2.74\times$--$11.03\times$), while a SystemVerilog monitor reconstructs bit-exact strings in zero simulated cycles ($Δt_{\mathrm{sim}} = 0$). Across 858 matched full-chip test pairs (1,716 paired runs across 1,972 runs), we achieve 100% output parity with zero simulator memory overhead, saving 1,314.85 CPU hours (-26.18%) per regression pass, cutting median test CPU time by 41.51% (Suite A) and 21.33% (Suite B), and shrinking traces by 42.84% and waveforms by 28.82%.
- Abstract（参考訳）: ファームウェア診断ロギング(printf)は、フルチップのSoC設計検証において必須のデバッグツールであるが、サイクル精度のRTLシミュレーションに重い税を課している: シミュレーションCPU上で30文字の1桁のメッセージをフォーマットし、MMIOアパーチャでシリアライズする。
フラッシュフットプリントやワイヤバイトをオフラインデコードでターゲットとする組み込みトークンとは異なり、RTLシミュレーションは2レジスタのコスト関数で制御される--クロスファブリックなSoCパスはMMIOバスストール(呼び出し遅延の84.7%)で支配されるのに対し、ローカルサブシステムパスはオンコア対プリントフフォーマット(61.7%)で支配される--UVMスコアボードを駆動するためにライブでゼロシミュレートされた文字列再構築を必要とする。
本稿では,ヘテロジニアスなマルチコアSoCのためのホスト側でシミュレーションされたトークン化ロギングアーキテクチャを提案する。
リンクタイムのELFフォーマットストリング仮想アドレスを、Arm、RISC-V、DSPコアをまたいだ32ビットワード整列スロットプロトコル上のトークンとして使用すると、オンコアロギングはシングルパス仕様化スキャンに崩壊し、1+S$ MMIOワード書き込みになる。
これにより、オンコアのラディクス変換(C_{\mathrm{fmt}} \to 0$)、デプロイされたバストランザクションの85.0%--94.5%、MMIOバスストールサイクルの84.6%--93.3%、オンコアのロギングサイクル全体の63.5%--90.9%(2.74\times$--11.03\times$)が取り除かれ、SystemVerilogモニタはゼロシミュレートサイクルのビット実行文字列を再構築する(Δt_{\mathrm{sim}} = 0$)。
858対のフルチップテストペア(1,716対のペアが1,972回のランで走る)は100%の出力パリティを実現し、シミュレータメモリのオーバーヘッドをゼロにし、レグレッションパスあたり1,314.85CPU時間 (-26.18%) を節約し、中央テストCPU時間を41.51% (Suite A) と21.33% (Suite B) に削減し、トレースを42.84%、波形を28.82%削減した。
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