論文の概要: Adapting DNNs to Embrace Voltage Scaling Induced Errors via Accumulation-Aware Quantization

• arxiv url: http://arxiv.org/abs/2610.33824v1
• Date: Sat, 24 Oct 2026 17:42:49 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-27 22:27:13.454873
• Title: Adapting DNNs to Embrace Voltage Scaling Induced Errors via Accumulation-Aware Quantization
• Title（参考訳）: 蓄積型量子化による電圧スケーリング誘起誤差へのDNNの適用
• Abstract要約: 電圧スケーリングは電力削減のための強力なノブであるが、次世代ノードへの応用はスループットの大幅な低下によって妨げられる。 この研究は、これらのエネルギー-信頼性のトレードオフに対処するハードウェア-ソフトウェア共同設計手法を導入する。 提案手法を,低電圧フロンティアで動作させると,我々の共最適化アーキテクチャにより,相当なエネルギーとエネルギー遅延生成物が得られることを示した。
• 参考スコア（独自算出の注目度）: 4.514534442277108
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The pervasive deployment of Deep Neural Networks (DNNs) across the computing spectrum has brought growing attention to energy efficiency, alongside raw performance. While voltage scaling is a potent knob for power reduction, its application in next-generation nodes is hampered by severe throughput degradation and susceptibility to process variation. This work aims to address these energy-reliability trade-offs by introducing a hardware-software co-design methodology, based on the observation that timing-robust bit ranges within the accumulator of a systolic array vary significantly across different voltage-frequency operating points. At the software level, we propose an Accumulation-Aware Training approach that incorporates this information as a first-order optimization constraint during training. By integrating mixed-precision quantization with unstructured pruning, we effectively constrain the model's weight distribution to avoid activating the hardware's sensitized high-rank carry chains. At the architectural level, we complement this with selective MSB-masking and fine-grained clock-gating to minimize unnecessary dynamic switching activity. Furthermore, we employ a layer-wise Dynamic Frequency Scaling strategy to further adapt to the accumulator's reduced dynamic range, based on the numerical sensitivity of each layer. We experimentally evaluate the proposed solution on a deep scaled 2nm technology node and demonstrate that, when operating at a low-voltage frontier, our co-optimized post-layout architecture delivers substantial energy and energy-delay product gains of 39% and 23% respectively, relative to the nominal voltage implementation, while maintaining accuracy degradation within 1%.
• Abstract（参考訳）: コンピューティングスペクトルにまたがるディープニューラルネットワーク(DNN)の広範な展開により、生のパフォーマンスとともにエネルギー効率への関心が高まっている。 電圧スケーリングは電力削減のための強力なノブであるが、次世代ノードにおけるその適用は、大幅なスループット低下とプロセスの変動への感受性によって妨げられる。 本研究の目的は,シストリックアレイのアキュムレータ内におけるタイミングロスビット幅が,電圧周波数の異なる動作点間で大きく異なるという観測に基づいて,ハードウェア・ソフトウェア共同設計手法を導入することにより,これらのエネルギー信頼性のトレードオフに対処することにある。 ソフトウェアレベルでは,この情報を1次最適化制約として組み込んだ累積意識訓練手法を提案する。 混合精度量子化と非構造化プルーニングを組み合わせることで、ハードウェアの高感度キャリーチェーンの活性化を避けるために、モデルの重量分布を効果的に制限する。 アーキテクチャレベルでは、不要な動的切換アクティビティを最小限に抑えるため、選択的MSBマスキングときめ細かいクロックゲーティングでこれを補完する。 さらに、各層の数値感度に基づいて、アキュムレータの縮小されたダイナミックレンジにさらに適応するために、レイヤワイズなダイナミック周波数スケーリング戦略を採用する。 提案手法を低電圧フロンティアで動作させる場合, 比例電圧実装と比較して, それぞれ39%, 23%の高エネルギー・高遅延化を実現し, 精度を1%以内で維持できることを実証した。

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