論文の概要: Resource-Optimal Screening for Two-Tier Quantum System Characterization

• arxiv url: http://arxiv.org/abs/2610.34003v1
• Date: Sun, 25 Oct 2026 02:33:16 GMT
• ステータス: 翻訳完了
• システム内更新日: 2026-10-29 19:01:37.383898
• Title: Resource-Optimal Screening for Two-Tier Quantum System Characterization
• Title（参考訳）: 2層量子システム評価のための資源最適スクリーニング
• Abstract要約: 量子処理ユニット(QPU)は、ハードウェアのドリフトを追跡するために頻繁なベンチマークを必要とする。 ランダム化のベンチマークのような標準プロトコルはリソース集約であり、QPU時間が少ないアプリケーションワークロードと競合する。 本稿では,2層型リスクベーステストアーキテクチャと最適実験設計を組み合わせた資源最適スクリーニング戦略を提案する。
• 参考スコア（独自算出の注目度）: 7.2243502107642845
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Quantum processing units (QPUs) require frequent benchmarking to track hardware drift, yet standard protocols such as randomized benchmarking are resource-intensive and compete with application workloads for scarce QPU time. We present a resource-optimal screening strategy that combines a two-tier, risk-based testing architecture with optimal experiment design: a lightweight screening probe runs regularly and triggers expensive full characterization only when statistically significant change is detected, while the probe itself is designed to maximize detection sensitivity under explicit resource constraints. For an exponential fidelity model, we derive closed-form optimal circuit sizes and introduce an effective gate count that renders the analysis hardware-independent. We instantiate the strategy for two applications. For gate-quality verification, we show that optimally designed screening probes outperform randomized benchmarking with optimal experimental design (OED) by more than 4$\times$ in detection rate at equal resource cost. For compiler benchmarking, we formalize compiler comparison as a paired hypothesis test and derive the optimal circuit size for distinguishing compilation strategies. Despite their different observables and test statistics, both applications yield structurally the same closed-form expression for the optimal probe circuit size as a function of gate fidelity, illustrating the generality of the framework. Numerical and hardware experiments on QPUs (Rigetti Ankaa-3, IQM Garnet, IQM Emerald) confirm the theoretical predictions, with observed optimal circuit sizes matching the derived values across all devices.
• Abstract（参考訳）: 量子処理ユニット(QPU)はハードウェアのドリフトを追跡するために頻繁なベンチマークを必要とするが、ランダム化されたベンチマークのような標準的なプロトコルはリソース集約であり、QPU時間が少ないアプリケーションワークロードと競合する。 本稿では,2階層のリスクベーステストアーキテクチャと最適な実験設計を組み合わせた資源最適スクリーニング戦略を提案する。 指数的忠実度モデルでは、クローズド形式最適回路サイズを導出し、ハードウェアに依存しない解析を行う効果的なゲート数を導入する。 2つのアプリケーションの戦略をインスタンス化する。 ゲート品質検証において、最適設計によるスクリーニングプローブは、最適な実験設計(OED)によるランダム化ベンチマークよりも、4$\times$以上の検出率を同等のコストで達成できることが示されている。 コンパイラベンチマークでは、コンパイラ比較をペア仮説テストとして形式化し、コンパイル戦略を識別するための最適な回路サイズを導出する。 それぞれの観測値と試験統計値が異なるにもかかわらず、どちらの応用も、ゲート忠実性の関数として最適プローブ回路サイズに対して構造的に同じ閉形式表現を生成し、フレームワークの一般性を示す。 QPUの数値的およびハードウェア的実験(Rigetti Ankaa-3, IQM Garnet, IQM Emerald)は、すべてのデバイスで導出された値に一致する最適な回路サイズで理論的な予測を裏付ける。

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