論文の概要: Control-Noise Trade-offs in Industrially Integrated ${}^{28}\mathrm{Si}/\mathrm{SiGe}$ Spin-1/2 Qubits
- arxiv url: http://arxiv.org/abs/2610.41890v1
- Date: Fri, 30 Oct 2026 15:33:36 GMT
- ステータス: 翻訳完了
- システム内更新日: 2026-11-02 22:05:31.790802
- Title: Control-Noise Trade-offs in Industrially Integrated ${}^{28}\mathrm{Si}/\mathrm{SiGe}$ Spin-1/2 Qubits
- Title(参考訳): 工業集積 ${}^{28}\mathrm{Si}/\mathrm{SiGe}$ Spin-1/2 Qubits における制御ノイズトレードオフ
- Abstract要約: シリコンスピンキュービットをフォールトトレラントプロセッサにスケーリングするには、半導体ファウントリーの統合が必要である。
ここでは、Intelの産業互換300mmプロセスを用いて作製された28mathrmSi/mathrmSiGe$ electron spin-1/2 qubitsについて検討する。
プリミティブな$/2$ゲートのフィデリティはIntelデバイスで99.99%に達する。
- 参考スコア(独自算出の注目度): 0.0
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Scaling silicon spin qubits to fault-tolerant processors requires semiconductor foundry integration, yet it remains unclear how industrial fabrication and dense device integration affect qubit control and noise. Here we study ${}^{28}\mathrm{Si}/\mathrm{SiGe}$ electron spin-1/2 qubits fabricated using Intel's industry-compatible 300 mm process and incorporating micromagnets for electrically driven spin resonance, using a high-performance device fabricated in the RIKEN research cleanroom as a reference. Primitive $π/2$-gate fidelities reach the 99.99% level in the Intel devices, which also exhibit longer idle coherence, weaker low-frequency correlations and reduced qubit-to-qubit variability across several measured characteristics. In the present Intel devices, the micromagnets are integrated inline with the back-end-of-line (BEOL) contact routing, with their separation from the quantum well set through the vertical stack design. Relative to the reference, their larger separation contributes to weaker longitudinal and transverse magnetic-field gradients. The weaker longitudinal gradient suppresses the conversion of charge noise into qubit-frequency fluctuations, whereas the weaker transverse gradient reduces electrically driven spin-resonance efficiency and makes drive-dependent errors relevant at lower Rabi frequencies. Additional BEOL routing and metal levels required for two-dimensional arrays make such placement decisions increasingly consequential when scaling. These results establish an integration-level control-noise trade-off linking micromagnet placement within densely routed layouts to achievable gate performance, while very high-fidelity operation remains possible in industrially fabricated devices.
- Abstract(参考訳): シリコンスピン量子ビットをフォールトトレラントプロセッサにスケーリングするには半導体ファウントリー統合が必要であるが、工業的製造と高密度デバイス統合がキュービット制御とノイズにどのように影響するかは定かではない。
本稿では、Intelの産業互換300mmプロセスを用いて作製された${}^{28}\mathrm{Si}/\mathrm{SiGe}$ electron spin-1/2 qubitsについて、RIKEN研究クリーンルームで作製された高性能デバイスを用いて、電気駆動スピン共鳴のためのマイクロマグネットを統合する。
プリミティブな$π/2$-gateファイアリティは、Intelデバイスにおいて99.99%のレベルに達し、アイドルコヒーレンス、低周波数相関の弱さ、およびいくつかの測定された特性の量子ビット対量子ビットのばらつきを減少させる。
現在のIntelデバイスでは、マイクロマグネットはバック・エンド・オブ・ライン・コンタクト・ルーティング(BEOL)とインラインに統合され、垂直スタック設計を通じて量子井戸から分離される。
基準に対して、それらの大きな分離は、より弱い縦方向と横方向の磁場勾配に寄与する。
より弱い縦勾配は電荷ノイズのクビット周波数変動への変換を抑制する一方、弱い横勾配は電気的に駆動されるスピン共鳴効率を低下させ、低ラビ周波数における駆動依存誤差を減少させる。
2次元アレイに必要となるBEOLルーティングと金属レベルは、スケーリング時にこのような配置決定がますます適切になる。
これらの結果から,密集経路配置内のマイクロマグネット配置とゲート性能を両立させる統合レベルの制御-ノイズトレードオフが確立された。
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