論文の概要: Taurus: A Data Plane Architecture for Per-Packet ML

• arxiv url: http://arxiv.org/abs/2002.08987v2
• Date: Wed, 19 Jan 2022 20:20:04 GMT
• ステータス: 処理完了
• システム内更新日: 2023-01-01 20:45:47.741276
• Title: Taurus: A Data Plane Architecture for Per-Packet ML
• Title（参考訳）: Taurus: パケット単位のMLのためのデータプレーンアーキテクチャ
• Authors: Tushar Swamy, Alexander Rucker, Muhammad Shahbaz, Ishan Gaur, and Kunle Olukotun
• Abstract要約: 本稿では,線数推論のためのデータプレーンであるTaurusの設計と実装について述べる。 Taurus スイッチ ASIC の評価は,Taurus がサーバベースコントロールプレーンよりも桁違いに高速に動作することを示す。
• 参考スコア（独自算出の注目度）: 59.1343317736213
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Emerging applications -- cloud computing, the internet of things, and augmented/virtual reality -- demand responsive, secure, and scalable datacenter networks. These networks currently implement simple, per-packet, data-plane heuristics (e.g., ECMP and sketches) under a slow, millisecond-latency control plane that runs data-driven performance and security policies. However, to meet applications' service-level objectives (SLOs) in a modern data center, networks must bridge the gap between line-rate, per-packet execution and complex decision making. In this work, we present the design and implementation of Taurus, a data plane for line-rate inference. Taurus adds custom hardware based on a flexible, parallel-patterns (MapReduce) abstraction to programmable network devices, such as switches and NICs; this new hardware uses pipelined SIMD parallelism to enable per-packet MapReduce operations (e.g., inference). Our evaluation of a Taurus switch ASIC -- supporting several real-world models -- shows that Taurus operates orders of magnitude faster than a server-based control plane while increasing area by 3.8% and latency for line-rate ML models by up to 221 ns. Furthermore, our Taurus FPGA prototype achieves full model accuracy and detects two orders of magnitude more events than a state-of-the-art control-plane anomaly-detection system.
• Abstract（参考訳）: 新しいアプリケーション -- クラウドコンピューティング、物のインターネット、拡張現実/仮想現実 -- は、応答性、セキュア、スケーラブルなデータセンターネットワークを要求する。 これらのネットワークは現在、データ駆動性能とセキュリティポリシーを実行するミリ秒遅延制御プレーンの下で、単純な、パッケージごとのデータプレーンヒューリスティック(ECMPやスケッチなど)を実装している。 しかし、現代のデータセンターにおけるアプリケーションのサービスレベル目標(SLO)を満たすためには、ネットワークはラインレート、パッケージごとの実行、複雑な意思決定のギャップを埋めなければならない。 本稿では,ラインレート推定のためのデータプレーンであるtaurusの設計と実装について述べる。 Taurusは、スイッチやNICなどのプログラマブルネットワークデバイスに、フレキシブルで並列パターン(MapReduce)の抽象化に基づいたカスタムハードウェアを追加する。 いくつかの実世界のモデルをサポートするTaurusスイッチASICの評価は、Taurusがサーバベースコントロールプレーンよりも桁違いに高速に動作し、面積が3.8%増加し、ラインレートMLモデルのレイテンシが最大221 ns向上したことを示している。 さらに、我々のTaurus FPGAプロトタイプは完全なモデル精度を実現し、最先端の制御面異常検出システムよりも2桁のイベントを検出する。

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