Fugu-MT 論文翻訳(概要): DNN-Chip Predictor: An Analytical Performance Predictor for DNN Accelerators with Various Dataflows and Hardware Architectures

論文の概要: DNN-Chip Predictor: An Analytical Performance Predictor for DNN Accelerators with Various Dataflows and Hardware Architectures

arxiv url: http://arxiv.org/abs/2002.11270v2
Date: Fri, 16 Apr 2021 02:52:32 GMT
ステータス: 処理完了
システム内更新日: 2022-12-28 16:02:29.940228
Title: DNN-Chip Predictor: An Analytical Performance Predictor for DNN Accelerators with Various Dataflows and Hardware Architectures
Title（参考訳）: DNN-Chip Predictor: さまざまなデータフローとハードウェアアーキテクチャを備えたDNN加速器の解析的パフォーマンス予測器
Authors: Yang Zhao, Chaojian Li, Yue Wang, Pengfei Xu, Yongan Zhang, and Yingyan Lin
Abstract要約: 近年のディープニューラルネットワーク(DNN)のブレークスルーにより、DNNアクセラレーターの需要が大幅に増加した。 DNN-Chip Predictorは、DNNアクセラレータのエネルギ、スループット、遅延を実際の実装前に正確に予測できる分析性能予測器である。
参考スコア（独自算出の注目度）: 30.689015188050405
License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
Abstract: The recent breakthroughs in deep neural networks (DNNs) have spurred a tremendously increased demand for DNN accelerators. However, designing DNN accelerators is non-trivial as it often takes months/years and requires cross-disciplinary knowledge. To enable fast and effective DNN accelerator development, we propose DNN-Chip Predictor, an analytical performance predictor which can accurately predict DNN accelerators' energy, throughput, and latency prior to their actual implementation. Our Predictor features two highlights: (1) its analytical performance formulation of DNN ASIC/FPGA accelerators facilitates fast design space exploration and optimization; and (2) it supports DNN accelerators with different algorithm-to-hardware mapping methods (i.e., dataflows) and hardware architectures. Experiment results based on 2 DNN models and 3 different ASIC/FPGA implementations show that our DNN-Chip Predictor's predicted performance differs from those of chip measurements of FPGA/ASIC implementation by no more than 17.66% when using different DNN models, hardware architectures, and dataflows. We will release code upon acceptance.
Abstract（参考訳）: 最近のディープニューラルネットワーク(DNN)のブレークスルーにより、DNNアクセラレーターの需要が大幅に増加した。しかし、dnnアクセラレーターの設計は、しばしば数ヶ月/年を要し、学際的な知識を必要とするため、自明ではない。高速かつ効果的なDNN加速器開発を実現するため,実実装に先立ってDNN加速器のエネルギー,スループット,遅延を正確に予測できる解析性能予測器DNN-Chip Predictorを提案する。我々の予測器は,(1)DNN ASIC/FPGAアクセラレータの解析的性能定式化により,設計空間の探索と最適化が容易になり,(2)異なるアルゴリズムとハードウェアのマッピング手法(すなわち,データフロー)とハードウェアアーキテクチャによるDNNアクセラレータをサポートする。 2つのDNNモデルと3つのASIC/FPGA実装に基づく実験結果から、DNN-Chip Predictorの予測性能は、異なるDNNモデル、ハードウェアアーキテクチャ、データフローを使用する場合のFPGA/ASIC実装のチップ測定と17.66%以下の違いが示されている。受け入れ次第、コードをリリースします。

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