論文の概要: Predicting Memory Compiler Performance Outputs using Feed-Forward Neural Networks

• arxiv url: http://arxiv.org/abs/2003.03269v1
• Date: Thu, 5 Mar 2020 13:11:47 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-26 07:44:16.146243
• Title: Predicting Memory Compiler Performance Outputs using Feed-Forward Neural Networks
• Title（参考訳）: フィードフォワードニューラルネットワークを用いたメモリコンパイラの性能予測
• Authors: Felix Last, Max Haeberlein, Ulf Schlichtmann
• Abstract要約: チップの設計フローにおける重要なタスクは、最適なメモリコンパイラのパラメトリゼーションを見つけることである。 本稿では,メモリコンパイラがパラメータ化した場合の出力を予測するために,完全に接続されたフィードフォワードニューラルネットワークを提案する。 網羅的な検索ベースのフレームワークを使用して、チップ設計者が要求を指定してから数秒以内に、PPA最適化パラメトリゼーションが見つかる。
• 参考スコア（独自算出の注目度）: 2.1094836466667606
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Typical semiconductor chips include thousands of mostly small memories. As memories contribute an estimated 25% to 40% to the overall power, performance, and area (PPA) of a chip, memories must be designed carefully to meet the system's requirements. Memory arrays are highly uniform and can be described by approximately 10 parameters depending mostly on the complexity of the periphery. Thus, to improve PPA utilization, memories are typically generated by memory compilers. A key task in the design flow of a chip is to find optimal memory compiler parametrizations which on the one hand fulfill system requirements while on the other hand optimize PPA. Although most compiler vendors also provide optimizers for this task, these are often slow or inaccurate. To enable efficient optimization in spite of long compiler run times, we propose training fully connected feed-forward neural networks to predict PPA outputs given a memory compiler parametrization. Using an exhaustive search-based optimizer framework which obtains neural network predictions, PPA-optimal parametrizations are found within seconds after chip designers have specified their requirements. Average model prediction errors of less than 3%, a decision reliability of over 99% and productive usage of the optimizer for successful, large volume chip design projects illustrate the effectiveness of the approach.
• Abstract（参考訳）: 典型的な半導体チップには数千の小さな記憶が含まれている。 メモリはチップ全体の電力、性能、面積(PPA)に25%から40%の寄与があるので、システムの要件を満たすように慎重に設計する必要がある。 メモリアレイは非常に均一であり、周辺領域の複雑さに大きく依存する約10のパラメータで記述できる。 したがって、PPA利用を改善するために、メモリコンパイラーによって通常メモリが生成される。 チップの設計フローにおける重要な課題は、一方がシステム要件を満たし、他方がPPAを最適化する最適なメモリコンパイラパラメトリゼーションを見つけることである。 ほとんどのコンパイラベンダーはこのタスクのオプティマイザも提供しているが、これらはしばしば遅いか不正確である。 長いコンパイラ実行時間にもかかわらず、効率的な最適化を実現するため、メモリコンパイラのパラメトリゼーションによりPPA出力を予測するために、完全に接続されたフィードフォワードニューラルネットワークのトレーニングを提案する。 ニューラルネットワーク予測を得るサーチベースオプティマイザフレームワークを使用して、ppa最適化は、チップ設計者が要求を指定してから数秒以内に見つかる。 平均モデル予測誤差は3%未満であり、決定信頼性は99%を超え、大容量チップ設計プロジェクトの成功のために最適化器の生産的利用は、このアプローチの有効性を示している。

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