論文の概要: Pex: Memory-efficient Microcontroller Deep Learning through Partial Execution

• arxiv url: http://arxiv.org/abs/2211.17246v1
• Date: Wed, 30 Nov 2022 18:47:30 GMT
• ステータス: 処理完了
• システム内更新日: 2022-12-01 17:32:29.656734
• Title: Pex: Memory-efficient Microcontroller Deep Learning through Partial Execution
• Title（参考訳）: Pex: 部分実行によるメモリ効率のよいマイクロコントローラディープラーニング
• Authors: Edgar Liberis, Nicholas D. Lane
• Abstract要約: マイクロコントローラ深層学習のための新しい実行パラダイムについて論じる。 ニューラルネットワークの実行を変更して、メモリの完全なバッファーを作らないようにする。 これは演算子のプロパティを利用することで実現され、一度にインプット/アウトプットのごく一部を消費/生産することができる。
• 参考スコア（独自算出の注目度）: 11.336229510791481
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Embedded and IoT devices, largely powered by microcontroller units (MCUs), could be made more intelligent by leveraging on-device deep learning. One of the main challenges of neural network inference on an MCU is the extremely limited amount of read-write on-chip memory (SRAM, < 512 kB). SRAM is consumed by the neural network layer (operator) input and output buffers, which, traditionally, must be in memory (materialised) for an operator to execute. We discuss a novel execution paradigm for microcontroller deep learning, which modifies the execution of neural networks to avoid materialising full buffers in memory, drastically reducing SRAM usage with no computation overhead. This is achieved by exploiting the properties of operators, which can consume/produce a fraction of their input/output at a time. We describe a partial execution compiler, Pex, which produces memory-efficient execution schedules automatically by identifying subgraphs of operators whose execution can be split along the feature ("channel") dimension. Memory usage is reduced further by targeting memory bottlenecks with structured pruning, leading to the co-design of the network architecture and its execution schedule. Our evaluation of image and audio classification models: (a) establishes state-of-the-art performance in low SRAM usage regimes for considered tasks with up to +2.9% accuracy increase; (b) finds that a 4x memory reduction is possible by applying partial execution alone, or up to 10.5x when using the compiler-pruning co-design, while maintaining the classification accuracy compared to prior work; (c) uses the recovered SRAM to process higher resolution inputs instead, increasing accuracy by up to +3.9% on Visual Wake Words.
• Abstract（参考訳）: 組み込みデバイスとIoTデバイスは、主にマイクロコントローラユニット(MCU)を使用しており、デバイス上でのディープラーニングを活用することで、よりインテリジェントにすることができる。 MCU上でのニューラルネットワーク推論の主な課題の1つは、極めて限られた読み取り-書き込みオンチップメモリ(SRAM, < 512 kB)である。 sramはニューラルネットワーク層(オペレータ)の入出力バッファによって消費され、従来はオペレータが実行するメモリ(具体化)でなければならない。 本稿では,メモリ内のフルバッファの実現を回避し,計算オーバーヘッドを伴わずにsram使用量を劇的に削減する,ニューラルネットワークの実行を修飾する,マイクロコントローラ深層学習のための新しい実行パラダイムについて論じる。 これは、一度に入力/出力のほんの一部を消費/生産できる演算子の特性を利用することによって実現される。 機能(チャネル)次元に沿って実行を分割できる演算子のサブグラフを識別することで、メモリ効率の良い実行スケジュールを自動的に生成する部分実行コンパイラであるPexについて説明する。 メモリ使用量はさらに削減され、構造化プルーニングによるメモリボトルネックをターゲットとし、ネットワークアーキテクチャと実行スケジュールの共同設計に繋がる。 画像と音声の分類モデルの評価 a) 最大2.9%の精度で考慮すべきタスクに対する低SRAM使用率における最先端性能を確立すること。 b) コンパイラ・プルーニング・コデザインを使用する場合において,事前の作業と比較して分類精度を維持しつつ,部分的な実行のみを10.5倍まで適用することにより,4倍のメモリ削減が可能となること。 (c) 取得したSRAMを使用して高い解像度の入力を処理し、Visual Wake Wordsでは最大で3.9%の精度で処理できる。

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