論文の概要: Sparse Systolic Tensor Array for Efficient CNN Hardware Acceleration

• arxiv url: http://arxiv.org/abs/2009.02381v2
• Date: Mon, 12 Oct 2020 21:43:36 GMT
• ステータス: 処理完了
• システム内更新日: 2022-10-22 02:28:04.795878
• Title: Sparse Systolic Tensor Array for Efficient CNN Hardware Acceleration
• Title（参考訳）: 効率的なCNNハードウェア高速化のためのスパースシストリックテンソルアレイ
• Authors: Zhi-Gang Liu, Paul N. Whatmough, and Matthew Mattina
• Abstract要約: モバイルデバイス上の畳み込みニューラルネットワーク(CNN)推論は、低精度(INT8)汎用行列乗算(GEMM)の効率的なハードウェアアクセラレーションを必要とする CNN推論のGEMMをさらに加速する一般的な手法であり、特に、構造的スパーシリティは予測可能な負荷分散と非常に低いインデックスオーバーヘッドの利点がある。 ハードウェアの高利用を保ちながら、さまざまな分散レベルのサポートを提供する方法について、構造的疎結合で重要なアーキテクチャ上の課題に対処する。
• 参考スコア（独自算出の注目度）: 14.958793135751149
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Convolutional neural network (CNN) inference on mobile devices demands efficient hardware acceleration of low-precision (INT8) general matrix multiplication (GEMM). Exploiting data sparsity is a common approach to further accelerate GEMM for CNN inference, and in particular, structural sparsity has the advantages of predictable load balancing and very low index overhead. In this paper, we address a key architectural challenge with structural sparsity: how to provide support for a range of sparsity levels while maintaining high utilization of the hardware. We describe a time unrolled formulation of variable density-bound block (VDBB) sparsity that allows for a configurable number of non-zero elements per block, at constant utilization. We then describe a systolic array microarchitecture that implements this scheme, with two data reuse optimizations. Firstly, we increase reuse in both operands and partial products by increasing the number of MACs per PE. Secondly, we introduce a novel approach of moving the IM2COL transform into the hardware, which allows us to achieve a 3x data bandwidth expansion just before the operands are consumed by the datapath, reducing the SRAM power consumption. The optimizations for weight sparsity, activation sparsity and data reuse are all interrelated and therefore the optimal combination is not obvious. Therefore, we perform an design space evaluation to find the pareto-optimal design characteristics. The resulting design achieves 16.8 TOPS/W in 16nm with modest 50% model sparsity and scales with model sparsity up to 55.7TOPS/W at 87.5%. As well as successfully demonstrating the variable DBB technique, this result significantly outperforms previously reported sparse CNN accelerators.
• Abstract（参考訳）: モバイルデバイス上の畳み込みニューラルネットワーク(CNN)推論は、低精度(INT8)汎用行列乗算(GEMM)の効率的なハードウェアアクセラレーションを必要とする。 CNN推論のGEMMをさらに加速する一般的な手法であり、特に、構造的疎結合は予測可能な負荷分散と非常に低いインデックスオーバーヘッドの利点がある。 本稿では,ハードウェアの高利用性を維持しつつ,多様なスパーシティレベルをサポートする方法という,構造的スパーシティに対する重要なアーキテクチャ上の課題について述べる。 本稿では,可変密度バウンドブロック (vdbb) の時間的制約のない定式化について述べる。 次に、このスキームを実装したシストリックアレイマイクロアーキテクチャを2つのデータ再利用最適化で記述する。 まず,PE当たりのMAC数を増やすことにより,オペランドおよび部分積の再利用量を増加させる。 次に,im2col変換をハードウェアに移動させる新しい手法を導入し,オペランドがデータパスに消費される直前に3倍のデータ帯域幅拡張を実現し,sramの消費電力を削減した。 重み空間、アクティベーション空間、データ再利用の最適化はすべて相互関係であり、最適の組み合わせは明らかではない。 そこで我々は,設計空間の評価を行い,最適設計特性を求める。 その結果、16nmの16.8 tops/w、控えめな50%のsparsity、モデルsparsity/wの87.5%のスケールが得られる。 可変dbbテクニックの実証に成功しただけでなく、この結果は以前報告されたスパースcnnアクセラレータを大幅に上回っている。

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