論文の概要: Weight Block Sparsity: Training, Compilation, and AI Engine Accelerators

• arxiv url: http://arxiv.org/abs/2407.09453v1
• Date: Fri, 12 Jul 2024 17:37:49 GMT
• ステータス: 処理完了
• システム内更新日: 2024-07-15 22:39:07.723496
• Title: Weight Block Sparsity: Training, Compilation, and AI Engine Accelerators
• Title（参考訳）: 重みのあるブロック空間:トレーニング、コンパイル、AIエンジンアクセラレータ
• Authors: Paolo D'Alberto, Taehee Jeong, Akshai Jain, Shreyas Manjunath, Mrinal Sarmah, Samuel Hsu Yaswanth Raparti, Nitesh Pipralia,
• Abstract要約: Deep Neural Networks(DNN)が開発、トレーニング、利用され、高度なデバイスと限られたデバイスの両方に負担がかかっている。 私たちのソリューションは、ハードウェアに親しみやすい構造化された空間であるエムの重みブロック間隔を実装することです。 本稿では,Resnet50,Inception V3,VGG16を用いて,AIE2構成セット(AMD Versal FPGA)の正確かつ完全なコード生成による性能評価を行う。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: Nowadays, increasingly larger Deep Neural Networks (DNNs) are being developed, trained, and utilized. These networks require significant computational resources, putting a strain on both advanced and limited devices. Our solution is to implement {\em weight block sparsity}, which is a structured sparsity that is friendly to hardware. By zeroing certain sections of the convolution and fully connected layers parameters of pre-trained DNN models, we can efficiently speed up the DNN's inference process. This results in a smaller memory footprint, faster communication, and fewer operations. Our work presents a vertical system that allows for the training of convolution and matrix multiplication weights to exploit 8x8 block sparsity on a single GPU within a reasonable amount of time. Compilers recognize this sparsity and use it for both data compaction and computation splitting into threads. Blocks like these take full advantage of both spatial and temporal locality, paving the way for fast vector operations and memory reuse. By using this system on a Resnet50 model, we were able to reduce the weight by half with minimal accuracy loss, resulting in a two-times faster inference speed. We will present performance estimates using accurate and complete code generation for AIE2 configuration sets (AMD Versal FPGAs) with Resnet50, Inception V3, and VGG16 to demonstrate the necessary synergy between hardware overlay designs and software stacks for compiling and executing machine learning applications.
• Abstract（参考訳）: 近年、ますます大きなディープニューラルネットワーク(DNN)が開発され、訓練され、活用されている。 これらのネットワークは重要な計算資源を必要とし、高度なデバイスと限られたデバイスの両方に歪みを生じさせる。 我々の解決策は、ハードウェアに親しみやすい構造化された空間である {\em weight block sparsity} を実装することである。 事前学習したDNNモデルの畳み込みと完全に連結された層パラメータをゼロにすることで、DNNの推論プロセスを効率的に高速化することができる。 これにより、メモリフットプリントが小さくなり、通信が早くなり、操作が減る。 我々の研究は、畳み込みと行列乗算の重み付けを訓練し、1つのGPU上の8x8ブロックの間隔を妥当な時間内に利用できるようにする垂直システムを提案する。 コンパイラはこの空白を認識し、データ圧縮と計算の分割の両方に使用します。 このようなブロックは空間的および時間的局所性の両方を最大限に活用し、高速ベクトル演算とメモリ再利用の道を開く。 このシステムをResnet50モデルで使用することにより、最小の精度損失で重量を半分に減らし、2倍高速な推論速度を実現した。 本稿では,AIE2構成セット(AMD Versal FPGA)をResnet50,Inception V3,VGG16と組み合わせることで,ハードウェアオーバーレイ設計と機械学習アプリケーションのコンパイルと実行に必要なソフトウェアスタック間の相乗効果を示す。

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