論文の概要: FPGA deep learning acceleration based on convolutional neural network

• arxiv url: http://arxiv.org/abs/2012.03672v1
• Date: Tue, 17 Nov 2020 16:20:44 GMT
• ステータス: 処理完了
• システム内更新日: 2022-09-24 17:59:17.717366
• Title: FPGA deep learning acceleration based on convolutional neural network
• Title（参考訳）: 畳み込みニューラルネットワークを用いたFPGA深層学習高速化
• Authors: Xiong Jun
• Abstract要約: 本稿では、フィールドプログラマブル論理ゲートアレイ(FPGA)に基づく畳み込みニューラルネットワークハードウェアアクセラレータを提案する。 本論文で提案した加速器のエネルギー効率比は32.73 GOPS/Wで、これは既存の溶液よりも34%高く、性能は317.86 GOPSに達する。
• 参考スコア（独自算出の注目度）: 0.0
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: In view of the large amount of calculation and long calculation time of convolutional neural network (CNN), this paper proposes a convolutional neural network hardware accelerator based on field programmable logic gate array (FPGA). First, through in-depth analysis of the forward operation principle of the convolutional layer and exploration of the parallelism of the convolutional layer operation, a hardware architecture of input channel parallelism, output channel parallelism and convolution window deep pipeline is designed. Then in the above architecture, a fully parallel multiplication-addition tree module is designed to accelerate the convolution operation and an efficient window buffer module to implement the pipeline operation of the convolution window. The final experimental results show that the energy efficiency ratio of the accelerator proposed in this article reaches 32.73 GOPS/W, which is 34% higher than the existing solution, and the performance reaches 317.86 GOPS.
• Abstract（参考訳）: 本稿では、畳み込みニューラルネットワーク(CNN)の計算量と長時間の計算時間の観点から、フィールドプログラマブル論理ゲートアレイ(FPGA)に基づく畳み込みニューラルネットワークハードウェアアクセラレータを提案する。 まず,畳み込み層の前方動作原理を詳細に解析し,畳み込み層の並列性を探究することで,入力チャネル並列性,出力チャネル並列性,畳み込みウィンドウ深度パイプラインのハードウェアアーキテクチャを設計する。 そして、上記のアーキテクチャでは、畳み込み操作を高速化する完全並列乗算付加木モジュールと、畳み込みウィンドウのパイプライン操作を実装する効率的なウィンドウバッファモジュールが設計されている。 最終実験の結果,本論文で提案する加速器のエネルギー効率比は32.73 gops/wであり,既存の解よりも34%高く,性能は317.86 gopsに達した。

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