論文の概要: An FPGA-Based Accelerator Enabling Efficient Support for CNNs with Arbitrary Kernel Sizes

• arxiv url: http://arxiv.org/abs/2402.14307v1
• Date: Thu, 22 Feb 2024 05:52:55 GMT
• ステータス: 処理完了
• システム内更新日: 2024-02-23 16:12:42.160877
• Title: An FPGA-Based Accelerator Enabling Efficient Support for CNNs with Arbitrary Kernel Sizes
• Title（参考訳）: 任意カーネルサイズCNNの効率的なサポートを実現するFPGAベースのアクセラレータ
• Authors: Miaoxin Wang, Xiao Wu, Jun Lin, Zhongfeng Wang
• Abstract要約: 大規模なカーネルを持つ畳み込みニューラルネットワーク(CNN)は、様々な視覚ベースのアプリケーションで顕著なパフォーマンスを示している。 任意のカーネルサイズを持つCNNを効率的に展開するためのFPGAベースの推論アクセラレータを提案する。 提案されたハードウェアアクセラレータは、Intel Arria 10 FPGAで評価され、同一ネットワーク上の先行技術よりも最大3.91倍のDSP効率を実現している。
• 参考スコア（独自算出の注目度）: 11.681245043617848
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: Convolutional neural networks (CNNs) with large kernels, drawing inspiration from the key operations of vision transformers (ViTs), have demonstrated impressive performance in various vision-based applications. To address the issue of computational efficiency degradation in existing designs for supporting large-kernel convolutions, an FPGA-based inference accelerator is proposed for the efficient deployment of CNNs with arbitrary kernel sizes. Firstly, a Z-flow method is presented to optimize the computing data flow by maximizing data reuse opportunity. Besides, the proposed design, incorporating the kernel-segmentation (Kseg) scheme, enables extended support for large-kernel convolutions, significantly reducing the storage requirements for overlapped data. Moreover, based on the analysis of typical block structures in emerging CNNs, vertical-fused (VF) and horizontal-fused (HF) methods are developed to optimize CNN deployments from both computation and transmission perspectives. The proposed hardware accelerator, evaluated on Intel Arria 10 FPGA, achieves up to 3.91 times better DSP efficiency than prior art on the same network. Particularly, it demonstrates efficient support for large-kernel CNNs, achieving throughputs of 169.68 GOPS and 244.55 GOPS for RepLKNet-31 and PyConvResNet-50, respectively, both of which are implemented on hardware for the first time.
• Abstract（参考訳）: 大きなカーネルを持つ畳み込みニューラルネットワーク(cnns)は、視覚トランスフォーマー(vits)のキー操作からインスピレーションを得て、様々な視覚ベースのアプリケーションで印象的なパフォーマンスを示している。 大規模カーネルの畳み込みをサポートする既存設計における計算効率の低下問題に対処するため,任意のカーネルサイズを持つCNNの効率的な展開にFPGAベースの推論アクセラレータを提案する。 まず、データの再利用機会を最大化することにより、データフローを最適化するZ-flow法を提案する。 さらに,カーネルセグメンテーション(Kseg)方式を取り入れた設計により,大規模カーネルの畳み込みを拡張可能とし,重複データに対するストレージ要求を大幅に低減する。 さらに, 新興CNNにおける典型的なブロック構造の解析に基づいて, 水平拡散(VF)法と水平拡散(HF)法を開発し, 計算と伝送の両方の観点からCNNの配置を最適化する。 提案されたハードウェアアクセラレータは、Intel Arria 10 FPGAで評価され、同一ネットワーク上の先行技術よりも最大3.91倍のDSP効率を達成する。 特に、RepLKNet-31 と PyConvResNet-50 で 169.68 GOPS と 244.55 GOPS のスループットを達成し、いずれも初めてハードウェア上で実装された。

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