論文の概要: Efficiency-driven Hardware Optimization for Adversarially Robust Neural Networks

• arxiv url: http://arxiv.org/abs/2105.04003v1
• Date: Sun, 9 May 2021 19:26:25 GMT
• ステータス: 処理完了
• システム内更新日: 2021-05-11 14:32:08.303061
• Title: Efficiency-driven Hardware Optimization for Adversarially Robust Neural Networks
• Title（参考訳）: 逆ロバストニューラルネットワークの効率駆動型ハードウェア最適化
• Authors: Abhiroop Bhattacharjee, Abhishek Moitra and Priyadarshini Panda
• Abstract要約: 効率性の高いハードウェア最適化を通じて、Deep Neural Networks(DNN)の対比ロバスト性に対処する方法に焦点を当てます。 そのようなアプローチの1つは、低電力運転をもたらす供給スケーリング(Vdd)を可能にするハイブリッド6T-8TセルによるおよそのデジタルCMOSメモリです。 別のメモリ最適化アプローチは、低エネルギーと面積の要件でマトリックス乗算(MVM)を効率的に実行する記念的なクロスバーの作成を含む。
• 参考スコア（独自算出の注目度）: 3.125321230840342
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: With a growing need to enable intelligence in embedded devices in the Internet of Things (IoT) era, secure hardware implementation of Deep Neural Networks (DNNs) has become imperative. We will focus on how to address adversarial robustness for DNNs through efficiency-driven hardware optimizations. Since memory (specifically, dot-product operations) is a key energy-spending component for DNNs, hardware approaches in the past have focused on optimizing the memory. One such approach is approximate digital CMOS memories with hybrid 6T-8T SRAM cells that enable supply voltage (Vdd) scaling yielding low-power operation, without significantly affecting the performance due to read/write failures incurred in the 6T cells. In this paper, we show how the bit-errors in the 6T cells of hybrid 6T-8T memories minimize the adversarial perturbations in a DNN. Essentially, we find that for different configurations of 8T-6T ratios and scaledVdd operation, noise incurred in the hybrid memory architectures is bound within specific limits. This hardware noise can potentially interfere in the creation of adversarial attacks in DNNs yielding robustness. Another memory optimization approach involves using analog memristive crossbars that perform Matrix-Vector-Multiplications (MVMs) efficiently with low energy and area requirements. However, crossbars generally suffer from intrinsic non-idealities that cause errors in performing MVMs, leading to degradation in the accuracy of the DNNs. We will show how the intrinsic hardware variations manifested through crossbar non-idealities yield adversarial robustness to the mapped DNNs without any additional optimization.
• Abstract（参考訳）: IoT(Internet of Things)時代に組み込みデバイスでインテリジェンスを実現する必要性が高まっているため、Deep Neural Networks(DNN)のセキュアなハードウェア実装が必須になっている。 我々は、効率駆動ハードウェア最適化を通じて、DNNの対角的堅牢性に対処する方法に焦点をあてる。 メモリ(特にドット生成操作)はDNNにとって重要なエネルギー供給コンポーネントであるため、ハードウェアのアプローチではメモリの最適化に重点を置いてきた。 このようなアプローチの1つは、ハイブリッド6T-8T SRAMセルと近似的なデジタルCMOSメモリであり、6Tセルで発生した読み書き障害による性能に大きな影響を及ぼすことなく、低消費電力動作を実現するサプライ電圧(Vdd)スケーリングを可能にする。 本稿では,ハイブリッド6T-8Tメモリの6Tセルにおけるビットエラーが,DNNの対向摂動を最小化することを示す。 本質的に、8T-6T比とスケールドVdd演算の異なる構成の場合、ハイブリッドメモリアーキテクチャで発生するノイズは、特定の制限の範囲内にある。 このハードウェアノイズは、堅牢性をもたらすDNNの敵攻撃の発生を妨げる可能性がある。 別のメモリ最適化アプローチでは、低エネルギーと領域要求でマトリックスベクトル乗算(mvm)を効率的に実行するアナログのmemristive crossbarsを使用する。 しかし、クロスバーは通常、MVMの実行時にエラーを引き起こす固有の非イデオロギーに悩まされ、DNNの精度が低下する。 クロスバーな非理想性によって生じる本質的なハードウェアの変動が、追加の最適化なしにマップ化されたDNNに対して逆の堅牢性をもたらすことを示す。

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