論文の概要: SpiDR: A Reconfigurable Digital Compute-in-Memory Spiking Neural Network Accelerator for Event-based Perception

• arxiv url: http://arxiv.org/abs/2411.02854v1
• Date: Tue, 05 Nov 2024 06:59:02 GMT
• ステータス: 翻訳完了
• システム内更新日: 2024-11-06 14:58:28.743825
• Title: SpiDR: A Reconfigurable Digital Compute-in-Memory Spiking Neural Network Accelerator for Event-based Perception
• Title（参考訳）: SpiDR: イベントベースの知覚のための再構成可能なデジタルコンピュートインメモリスパイクニューラルネットワーク加速器
• Authors: Deepika Sharma, Shubham Negi, Trishit Dutta, Amogh Agrawal, Kaushik Roy,
• Abstract要約: スパイキングニューラルネットワーク(SNN)は、ダイナミックビジョンセンサー(DVS)によって生成された非同期時間データを効率的に処理する方法を提供する。 既存のSNNアクセラレータは、多様なニューロンモデル、ビット精度、ネットワークサイズへの適応性の制限に悩まされている。 本稿では,CIM (Citical Compute-in-Memory) SNNアクセラレーターを,拡張性および再構成性を備えたチップ名として提案する。
• 参考スコア（独自算出の注目度）: 8.968583287058959
• License:
• Abstract: Spiking Neural Networks (SNNs), with their inherent recurrence, offer an efficient method for processing the asynchronous temporal data generated by Dynamic Vision Sensors (DVS), making them well-suited for event-based vision applications. However, existing SNN accelerators suffer from limitations in adaptability to diverse neuron models, bit precisions and network sizes, inefficient membrane potential (Vmem) handling, and limited sparse optimizations. In response to these challenges, we propose a scalable and reconfigurable digital compute-in-memory (CIM) SNN accelerator \chipname with a set of key features: 1) It uses in-memory computations and reconfigurable operating modes to minimize data movement associated with weight and Vmem data structures while efficiently adapting to different workloads. 2) It supports multiple weight/Vmem bit precision values, enabling a trade-off between accuracy and energy efficiency and enhancing adaptability to diverse application demands. 3) A zero-skipping mechanism for sparse inputs significantly reduces energy usage by leveraging the inherent sparsity of spikes without introducing high overheads for low sparsity. 4) Finally, the asynchronous handshaking mechanism maintains the computational efficiency of the pipeline for variable execution times of different computation units. We fabricated \chipname in 65 nm Taiwan Semiconductor Manufacturing Company (TSMC) low-power (LP) technology. It demonstrates competitive performance (scaled to the same technology node) to other digital SNN accelerators proposed in the recent literature and supports advanced reconfigurability. It achieves up to 5 TOPS/W energy efficiency at 95% input sparsity with 4-bit weights and 7-bit Vmem precision.
• Abstract（参考訳）: Spiking Neural Networks (SNN)は、その固有の再帰とともに、Dynamic Vision Sensors (DVS)によって生成された非同期時間データを効率的に処理する方法を提供し、イベントベースの視覚アプリケーションに適している。 しかし、既存のSNNアクセラレータは、多様なニューロンモデルへの適応性の制限、ビット精度とネットワークサイズ、非効率な膜電位(Vmem)処理、スパース最適化に悩まされている。 これらの課題に対応するため、我々は、CIM(Citical Compute-in-Memory) SNNアクセラレーター \chipname を拡張可能で再構成可能とする。 1) メモリ内計算と再設定可能な操作モードを使用して、異なるワークロードに効率よく適応しながら、重みとVmemデータ構造に関連するデータ移動を最小限に抑える。 2)複数の重み/Vmemビット精度値をサポートし、精度とエネルギー効率のトレードオフを可能にし、多様なアプリケーション要求への適応性を向上させる。 3) スパース入力のゼロスキッピング機構は, スパイクの固有な空間性を活用することで, 低空間性のために高いオーバーヘッドを発生させることなく, エネルギー消費を著しく低減する。 4)最後に、非同期ハンドシェイキング機構は、異なる計算単位の可変実行時間に対するパイプラインの計算効率を維持する。 我々は、65nmの台湾半導体製造会社(TSMC)の低消費電力(LP)技術で「チップネーム」を作製した。 これは最近の文献で提案されている他のデジタルSNNアクセラレータとの競合性能(同じ技術ノードにスケール)を示し、高度な再構成性をサポートする。 最大5TOPS/Wエネルギー効率を95%の入力間隔で達成し、4ビットの重みと7ビットのVmem精度を持つ。

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