論文の概要: Spiderweb array: A sparse spin-qubit array
- arxiv url: http://arxiv.org/abs/2110.00189v2
- Date: Thu, 25 Aug 2022 00:59:34 GMT
- ステータス: 処理完了
- システム内更新日: 2023-03-12 20:04:07.402508
- Title: Spiderweb array: A sparse spin-qubit array
- Title（参考訳）: spiderweb array: スパーススピンキュービット配列
- Authors: Jelmer M. Boter, Juan P. Dehollain, Jeroen P. G. van Dijk, Yuanxing
Xu, Toivo Hensgens, Richard Versluis, Henricus W. L. Naus, James S. Clarke,
Menno Veldhorst, Fabio Sebastiano, Lieven M. K. Vandersypen
- Abstract要約: 大規模チップベースの量子コンピュータを追求する主なボトルネックの1つは、キュービットシステムの動作に必要な制御信号の多さである。
ここでは、オンチップ制御エレクトロニクスを統合する量子ドットスピン量子ビットアーキテクチャについて論じ、チップ境界における信号接続数を著しく削減する。
- 参考スコア（独自算出の注目度）: 0.04582374977939354
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: One of the main bottlenecks in the pursuit of a large-scale--chip-based
quantum computer is the large number of control signals needed to operate qubit
systems. As system sizes scale up, the number of terminals required to connect
to off-chip control electronics quickly becomes unmanageable. Here, we discuss
a quantum-dot spin-qubit architecture that integrates on-chip control
electronics, allowing for a significant reduction in the number of signal
connections at the chip boundary. By arranging the qubits in a two-dimensional
(2D) array with $\sim$12 $\mu$m pitch, we create space to implement locally
integrated sample-and-hold circuits. This allows to offset the inhomogeneities
in the potential landscape across the array and to globally share the majority
of the control signals for qubit operations. We make use of advanced circuit
modeling software to go beyond conceptual drawings of the component layout, to
assess the feasibility of the scheme through a concrete floor plan, including
estimates of footprints for quantum and classical electronics, as well as
routing of signal lines across the chip using different interconnect layers. We
make use of local demultiplexing circuits to achieve an efficient
signal-connection scaling leading to a Rent's exponent as low as $p = 0.43$.
Furthermore, we use available data from state-of-the-art spin qubit and
microelectronics technology development, as well as circuit models and
simulations, to estimate the operation frequencies and power consumption of a
million-qubit processor. This work presents a novel and complementary approach
to previously proposed architectures, focusing on a feasible scheme to
integrating quantum and classical hardware, and significantly closing the gap
towards a fully CMOS-compatible quantum computer implementation.
- Abstract（参考訳）: 大規模チップベースの量子コンピュータを追求する主なボトルネックの1つは、キュービットシステムの動作に必要な制御信号の多さである。
システムの規模が拡大するにつれて、オフチップ制御電子機器に接続するのに必要な端末の数はすぐに管理できなくなる。
ここでは、オンチップ制御エレクトロニクスを統合する量子ドットスピン量子ビットアーキテクチャについて論じ、チップ境界における信号接続数を著しく削減する。
2次元(2d)配列のキュービットを$\sim$12$\mu$mのピッチで配置することで、局所的に集積されたサンプル・アンド・ホールド回路を実装する空間を作成する。
これにより、配列全体の潜在的ランドスケープの不均一性をオフセットし、qubit操作の制御信号の大部分をグローバルに共有することができる。
我々は,高度な回路モデリングソフトウェアを用いてコンポーネントレイアウトの概念的な図面を超越し,量子エレクトロニクスや古典エレクトロニクスのフットプリントの推定や,異なるインターコネクト層を用いたチップ間の信号線ルーティングなど,具体的なフロア計画によるスキームの実現可能性を評価する。
我々は局所的多重化回路を用いて効率的な信号接続スケーリングを実現し、家賃指数を$p = 0.43$ まで下げる。
さらに、最先端のスピン量子ビットおよびマイクロエレクトロニクス技術開発の利用可能なデータと回路モデルとシミュレーションを用いて、100万量子ビットプロセッサの動作周波数と消費電力を推定する。
この研究は、従来提案されていたアーキテクチャに新しい補完的なアプローチを示し、量子および古典的ハードウェアを統合するための実行可能なスキームに焦点を当て、完全にCMOS互換の量子コンピュータ実装へのギャップを著しく埋める。
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