論文の概要: A Graph Deep Learning Framework for High-Level Synthesis Design Space Exploration

• arxiv url: http://arxiv.org/abs/2111.14767v1
• Date: Mon, 29 Nov 2021 18:17:45 GMT
• ステータス: 処理完了
• システム内更新日: 2021-11-30 19:32:52.456175
• Title: A Graph Deep Learning Framework for High-Level Synthesis Design Space Exploration
• Title（参考訳）: 高レベル合成設計空間探索のためのグラフ深層学習フレームワーク
• Authors: Lorenzo Ferretti, Andrea Cini, Georgios Zacharopoulos, Cesare Alippi, Laura Pozzi
• Abstract要約: High-Level Synthesisは、アプリケーション固有の高速プロトタイピングのためのソリューションである。 本稿では,加速性能とハードウェアコストを共同で予測するグラフニューラルネットワークHLSを提案する。 提案手法は,一般的なシミュレータと同等の精度で予測できることを示す。
• 参考スコア（独自算出の注目度）: 11.154086943903696
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: The design of efficient hardware accelerators for high-throughput data-processing applications, e.g., deep neural networks, is a challenging task in computer architecture design. In this regard, High-Level Synthesis (HLS) emerges as a solution for fast prototyping application-specific hardware starting from a behavioural description of the application computational flow. This Design-Space Exploration (DSE) aims at identifying Pareto optimal synthesis configurations whose exhaustive search is often unfeasible due to the design-space dimensionality and the prohibitive computational cost of the synthesis process. Within this framework, we effectively and efficiently address the design problem by proposing, for the first time in the literature, graph neural networks that jointly predict acceleration performance and hardware costs of a synthesized behavioral specification given optimization directives. The learned model can be used to rapidly approach the Pareto curve by guiding the DSE, taking into account performance and cost estimates. The proposed method outperforms traditional HLS-driven DSE approaches, by accounting for arbitrary length of computer programs and the invariant properties of the input. We propose a novel hybrid control and data flow graph representation that enables training the graph neural network on specifications of different hardware accelerators; the methodology naturally transfers to unseen data-processing applications too. Moreover, we show that our approach achieves prediction accuracy comparable with that of commonly used simulators without having access to analytical models of the HLS compiler and the target FPGA, while being orders of magnitude faster. Finally, the learned representation can be exploited for DSE in unexplored configuration spaces by fine-tuning on a small number of samples from the new target domain.
• Abstract（参考訳）: 高スループットデータ処理アプリケーション、例えばディープニューラルネットワークのための効率的なハードウェアアクセラレーターの設計は、コンピュータアーキテクチャ設計において難しい課題である。 この点において、高レベル合成(HLS)は、アプリケーション計算フローの振る舞い記述から始まる、アプリケーション固有のハードウェアを高速にプロトタイピングするためのソリューションとして現れる。 この設計空間探索(dse)は、設計空間の次元と合成プロセスの計算コストのため、しばしば排他的探索が不可能となるパレート最適合成構成を特定することを目的としている。 本フレームワークでは,最適化指示を与えられた合成動作仕様の高速化性能とハードウェアコストを共同で予測するグラフニューラルネットワークを,文献で初めて提案することにより,設計問題を効果的かつ効率的に解決する。 学習モデルは、性能とコスト見積を考慮してDSEを導くことで、パレート曲線に迅速にアプローチすることができる。 提案手法は,コンピュータプログラムの任意の長さと入力の不変性を考慮することで,従来の hls 駆動 dse 手法よりも優れる。 本稿では,異なるハードウェアアクセラレータの仕様に基づいて,グラフニューラルネットワークのトレーニングを可能にする,新たなハイブリッド制御とデータフローグラフ表現を提案する。 さらに,提案手法は,HLSコンパイラとFPGAの解析モデルへのアクセスを行なわずに,一般的なシミュレータと同等の精度で予測できることを示す。 最後に、学習された表現は、新しいターゲットドメインから少数のサンプルを微調整することで、未探索の構成空間でdseを活用できる。

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