論文の概要: Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
- arxiv url: http://arxiv.org/abs/2202.00739v1
- Date: Tue, 1 Feb 2022 20:31:04 GMT
- ステータス: 処理完了
- システム内更新日: 2022-02-03 15:19:34.748230
- Title: Compiler-Driven Simulation of Reconfigurable Hardware Accelerators
- Title（参考訳）: 再構成可能なハードウェアアクセラレータのコンパイラ駆動シミュレーション
- Authors: Zhijing Li, Yuwei Ye, Stephen Neuendorffer, Adrian Sampso
- Abstract要約: 既存のシミュレータは、RTLシミュレーションのような低レベルのアプローチと一般的なアプローチの2つの極端である。
本研究は,ハードウェアアクセラレータをモデル化可能なコンパイラ駆動シミュレーションワークフローを提案する。
- 参考スコア（独自算出の注目度）: 0.8807375890824978
- License: http://creativecommons.org/licenses/by-nc-sa/4.0/
- Abstract: As customized accelerator design has become increasingly popular to keep up
with the demand for high performance computing, it poses challenges for modern
simulator design to adapt to such a large variety of accelerators. Existing
simulators tend to two extremes: low-level and general approaches, such as RTL
simulation, that can model any hardware but require substantial effort and long
execution times; and higher-level application-specific models that can be much
faster and easier to use but require one-off engineering effort.
This work proposes a compiler-driven simulation workflow that can model
configurable hardware accelerator. The key idea is to separate structure
representation from simulation by developing an intermediate language that can
flexibly represent a wide variety of hardware constructs. We design the Event
Queue (EQueue) dialect of MLIR, a dialect that can model arbitrary hardware
accelerators with explicit data movement and distributed event-based control;
we also implement a generic simulation engine to model EQueue programs with
hybrid MLIR dialects representing different abstraction levels. We demonstrate
two case studies of EQueue-implemented accelerators: the systolic array of
convolution and SIMD processors in a modern FPGA. In the former we show EQueue
simulation is as accurate as a state-of-the-art simulator, while offering
higher extensibility and lower iteration cost via compiler passes. In the
latter we demonstrate our simulation flow can guide designer efficiently
improve their design using visualizable simulation outputs.
- Abstract（参考訳）: ハイパフォーマンスコンピューティングの需要に対応するためにカスタマイズされた加速器の設計がますます人気になってきており、現代のシミュレータ設計がこのような多種多様な加速器に適応することは困難である。
既存のシミュレータは、ハードウェアをモデル化できるが、かなりの労力と実行時間を要するrtlシミュレーションのような低レベルおよび一般的なアプローチと、より高速で使いやすいが1回限りのエンジニアリング労力を必要とする高レベルのアプリケーション固有のモデルである。
本研究は,構成可能なハードウェアアクセラレータをモデル化するコンパイラ駆動シミュレーションワークフローを提案する。
鍵となるアイデアは、様々なハードウェア構成を柔軟に表現できる中間言語を開発することで、構造表現をシミュレーションから分離することである。
我々は、明示的なデータ移動と分散イベントベース制御を備えた任意のハードウェアアクセラレータをモデル化可能なMLIRのEvent Queue(EQueue)方言を設計し、異なる抽象レベルを表すハイブリッドMLIR方言でEQueueプログラムをモデル化するための汎用シミュレーションエンジンを実装した。
本稿では、EQueue実装アクセラレータの2つのケーススタディとして、現代のFPGAにおける畳み込みとSIMDプロセッサのシストリック配列を示す。
前者では、EQueueシミュレーションは最先端のシミュレータと同じくらい正確であり、高い拡張性とコンパイラパスによるイテレーションコストの低減を提供する。
後者では、可視化可能なシミュレーションアウトプットを用いて、設計を効率的に改善できるシミュレーションフローを示す。
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