論文の概要: Energy-efficient Dense DNN Acceleration with Signed Bit-slice Architecture

• arxiv url: http://arxiv.org/abs/2203.07679v1
• Date: Tue, 15 Mar 2022 06:49:57 GMT
• ステータス: 処理完了
• システム内更新日: 2022-03-16 16:19:42.845804
• Title: Energy-efficient Dense DNN Acceleration with Signed Bit-slice Architecture
• Title（参考訳）: ビットスライスアーキテクチャによるエネルギー効率の高いDNN加速
• Authors: Dongseok Im, Gwangtae Park, Zhiyong Li, Junha Ryu, and Hoi-Jun Yoo
• Abstract要約: 本稿では,高精度DNNと高密度DNNの両方を高速化するエネルギー効率のよいビットスライスアーキテクチャを提案する。 符号付きビットスライスアーキテクチャは、ゼロ入力署名されたビットスライスを圧縮してスキップし、ゼロスキップユニットは、推測された入力をゼロとしてマスキングすることで出力スキップもサポートする。 本稿では,署名されたビットスライスアーキテクチャを制御するための特殊命令セットアーキテクチャ(ISA)と階層的命令デコーダを紹介する。
• 参考スコア（独自算出の注目度）: 1.0341269503488542
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: As the number of deep neural networks (DNNs) to be executed on a mobile system-on-chip (SoC) increases, the mobile SoC suffers from the real-time DNN acceleration within its limited hardware resources and power budget. Although the previous mobile neural processing units (NPUs) take advantage of low-bit computing and exploitation of the sparsity, it is incapable of accelerating high-precision and dense DNNs. This paper proposes energy-efficient signed bit-slice architecture which accelerates both high-precision and dense DNNs by exploiting a large number of zero values of signed bit-slices. Proposed signed bit-slice representation (SBR) changes signed $1111_{2}$ bit-slice to $0000_{2}$ by borrowing a $1$ value from its lower order of bit-slice. As a result, it generates a large number of zero bit-slices even in dense DNNs. Moreover, it balances the positive and negative values of 2's complement data, allowing bit-slice based output speculation which pre-computes high order of bit-slices and skips the remaining dense low order of bit-slices. The signed bit-slice architecture compresses and skips the zero input signed bit-slices, and the zero skipping unit also supports the output skipping by masking the speculated inputs as zero. Additionally, the heterogeneous network-on-chip (NoC) benefits the exploitation of data reusability and reduction of transmission bandwidth. The paper introduces a specialized instruction set architecture (ISA) and a hierarchical instruction decoder for the control of the signed bit-slice architecture. Finally, the signed bit-slice architecture outperforms the previous bit-slice accelerator, Bit-fusion, over $\times3.65$ higher area-efficiency, $\times3.88$ higher energy-efficiency, and $\times5.35$ higher throughput.
• Abstract（参考訳）: モバイルシステムオンチップ(SoC)上で実行されるディープニューラルネットワーク(DNN)の数が増えるにつれて、モバイルSoCは、限られたハードウェアリソースと電力予算の中でリアルタイムのDNNアクセラレーションに悩まされる。 従来の移動型ニューラルプロセッシングユニット(NPU)は、低ビットコンピューティングとスパシティの活用を生かしているが、高精度で高密度なDNNを高速化することはできない。 本稿では,符号付きビットスライスのゼロ値を多数利用することにより,高精度と高密度DNNの両方を高速化するエネルギー効率の高い符号付きビットスライスアーキテクチャを提案する。 署名されたビットスライス表現(SBR)の変更は、ビットスライスを低次のビットスライスから1ドルで借りることによって、1111_{2}$ビットスライスから0000_{2}$に署名した。 その結果、高密度DNNでも多数のゼロビットスライスを生成する。 さらに、2の補数データの正と負の値のバランスをとり、ビットスライスの高次をプリコンプリートし、残りの高次ビットスライスの高次をスキップするビットスライスの出力推測を可能にする。 符号付きビットスライスアーキテクチャは、ゼロ入力の符号付きビットスライスを圧縮してスキップし、ゼロスキップユニットは、推測された入力をゼロにマスキングして出力スキップをサポートする。 さらに、異種ネットワークオンチップ(NoC)は、データ再利用可能性の活用と伝送帯域幅の削減に有効である。 本稿では,署名されたビットスライスアーキテクチャを制御するための特殊命令セットアーキテクチャ(ISA)と階層的命令デコーダを紹介する。 最後に、署名されたビットスライスアーキテクチャは、以前のビットスライスアクセラレータであるBit-fusionを$\times3.65$高効率、$\times3.88$高エネルギ効率、$\times5.35$高スループットで上回る。

関連論文リスト

• BBS: Bi-directional Bit-level Sparsity for Deep Learning Acceleration [9.092712730883887]
  ビットレベルのスパーシリティ法は非効率なゼロビット演算をスキップし、通常はビットシリアル深層学習アクセラレーターに適用される。 そこで本研究では,ビットレベル空間の実用性と効率を,新しいアルゴリズムによるビットプルーニング,平均化,圧縮手法により改善する。 ハードウェア面では、低オーバーヘッドでDNNを高速化する効率的なPE設計を備えたビットシリアルアーキテクチャであるBitVertによるBBSの可能性を示す。
  論文  参考訳（メタデータ） (2024-09-08T21:45:12Z)
• BDC-Occ: Binarized Deep Convolution Unit For Binarized Occupancy Network [55.21288428359509]
  既存の3D占有ネットワークは重要なハードウェアリソースを必要としており、エッジデバイスの配備を妨げている。 本稿では,バイナライズド・ディープ・コンボリューション(BDC)ユニットを提案し,バイナライズド・ディープ・コンボリューション・レイヤの数を増やしつつ性能を効果的に向上させる。 我々のBDC-Occモデルは既存の3D占有ネットワークをバイナライズするために提案したBDCユニットを適用して作成する。
  論文  参考訳（メタデータ） (2024-05-27T10:44:05Z)
• EncodingNet: A Novel Encoding-based MAC Design for Efficient Neural Network Acceleration [7.694043781601237]
  符号化に基づく新しいディジタル乗算累積(MAC)設計を提案する。 この新しい設計では、乗算器は単純な論理ゲートで置き換えられ、その結果を広いビット表現で表現する。 乗算関数は単純な論理表現に置き換えられるため、回路の臨界経路はより短くなる。
  論文  参考訳（メタデータ） (2024-02-25T09:35:30Z)
• DSLOT-NN: Digit-Serial Left-to-Right Neural Network Accelerator [0.6435156676256051]
  本稿では,DSLOT-NNと呼ばれる,Digital-Serial left-tO-righT演算に基づく処理手法を提案する。 提案された研究は、大規模な電力と省エネをもたらす非効率な畳み込みを評価し、終わらせる能力を持っている。
  論文  参考訳（メタデータ） (2023-09-12T07:36:23Z)
• Compacting Binary Neural Networks by Sparse Kernel Selection [58.84313343190488]
  本稿は,BNNにおけるバイナリカーネルの分散化がほぼ不可能であることを示すものである。 我々は、選択過程をエンドツーエンドに最適化するだけでなく、選択したコードワードの非反復的占有を維持できる置換ストレートスルー推定器(PSTE)を開発した。 実験により,提案手法はモデルサイズとビット幅の計算コストの両方を削減し,同等の予算下での最先端のBNNと比較して精度の向上を実現する。
  論文  参考訳（メタデータ） (2023-03-25T13:53:02Z)
• Sub-bit Neural Networks: Learning to Compress and Accelerate Binary Neural Networks [72.81092567651395]
  Sub-bit Neural Networks (SNN) は、BNNの圧縮と高速化に適した新しいタイプのバイナリ量子化設計である。 SNNは、微細な畳み込みカーネル空間におけるバイナリ量子化を利用するカーネル対応最適化フレームワークで訓練されている。 ビジュアル認識ベンチマークの実験とFPGA上でのハードウェア展開は、SNNの大きな可能性を検証する。
  論文  参考訳（メタデータ） (2021-10-18T11:30:29Z)
• BEANNA: A Binary-Enabled Architecture for Neural Network Acceleration [0.0]
  本稿では,浮動小数点層とバイナリネットワーク層の両方を処理可能なニューラルネットワークハードウェアアクセラレータを提案し,評価する。 BEANNAは100MHzのクロック速度で動作し、ピークスループットは52.8ギガOps/秒である。
  論文  参考訳（メタデータ） (2021-08-04T23:17:34Z)
• Quantized Neural Networks via {-1, +1} Encoding Decomposition and Acceleration [83.84684675841167]
  本稿では,量子化されたニューラルネットワーク(QNN)をマルチブランチバイナリネットワークに分解するために,-1,+1を用いた新しい符号化方式を提案する。 本稿では,大規模画像分類,オブジェクト検出,セマンティックセグメンテーションにおける提案手法の有効性を検証する。
  論文  参考訳（メタデータ） (2021-06-18T03:11:15Z)
• Efficient bit encoding of neural networks for Fock states [77.34726150561087]
  ニューラルネットワークの複雑さは、最大ボソン数ではなくビット符号化されたニューロンの数でしかスケールしない。 高占有状態においては、情報圧縮効率は最大に最適化された密度行列の実装を超えることが示されている。
  論文  参考訳（メタデータ） (2021-03-15T11:24:40Z)
• PatDNN: Achieving Real-Time DNN Execution on Mobile Devices with Pattern-based Weight Pruning [57.20262984116752]
  粗粒構造の内部に新しい次元、きめ細かなプルーニングパターンを導入し、これまで知られていなかった設計空間の点を明らかにした。 きめ細かいプルーニングパターンによって高い精度が実現されているため、コンパイラを使ってハードウェア効率を向上し、保証することがユニークな洞察である。
  論文  参考訳（メタデータ） (2020-01-01T04:52:07Z)

関連論文リストは本サイト内にある論文のタイトル・アブストラクトから自動的に作成しています。

指定された論文の情報です。
本サイトの運営者は本サイト（すべての情報・翻訳含む）の品質を保証せず、本サイト（すべての情報・翻訳含む）を使用して発生したあらゆる結果について一切の責任を負いません。