論文の概要: Open-source FPGA-ML codesign for the MLPerf Tiny Benchmark

• arxiv url: http://arxiv.org/abs/2206.11791v1
• Date: Thu, 23 Jun 2022 15:57:17 GMT
• ステータス: 処理完了
• システム内更新日: 2022-06-24 16:11:00.268158
• Title: Open-source FPGA-ML codesign for the MLPerf Tiny Benchmark
• Title（参考訳）: MLPerf TinyベンチマークのためのオープンソースFPGA-ML符号
• Authors: Hendrik Borras and Giuseppe Di Guglielmo and Javier Duarte and Nicol\`o Ghielmetti and Ben Hawks and Scott Hauck and Shih-Chieh Hsu and Ryan Kastner and Jason Liang and Andres Meza and Jules Muhizi and Tai Nguyen and Rushil Roy and Nhan Tran and Yaman Umuroglu and Olivia Weng and Aidan Yokuda and Michaela Blott
• Abstract要約: 我々は,フィールドプログラマブルゲートアレイ(FPGA)プラットフォーム上でのTiny Inference Benchmarkの開発経験を示す。 我々は、FPGA上で最適化されたニューラルネットワークのAIハードウェアコーデックを民主化することを目的として、オープンソースのhls4mlとFINN perJを使用している。 ソリューションはシステムオンチップ(Pynq-Z2)と純粋なFPGA(Arty A7-100T)プラットフォームにデプロイされる。
• 参考スコア（独自算出の注目度）: 11.575901540758574
• License: http://creativecommons.org/licenses/by/4.0/
• Abstract: We present our development experience and recent results for the MLPerf Tiny Inference Benchmark on field-programmable gate array (FPGA) platforms. We use the open-source hls4ml and FINN workflows, which aim to democratize AI-hardware codesign of optimized neural networks on FPGAs. We present the design and implementation process for the keyword spotting, anomaly detection, and image classification benchmark tasks. The resulting hardware implementations are quantized, configurable, spatial dataflow architectures tailored for speed and efficiency and introduce new generic optimizations and common workflows developed as a part of this work. The full workflow is presented from quantization-aware training to FPGA implementation. The solutions are deployed on system-on-chip (Pynq-Z2) and pure FPGA (Arty A7-100T) platforms. The resulting submissions achieve latencies as low as 20 $\mu$s and energy consumption as low as 30 $\mu$J per inference. We demonstrate how emerging ML benchmarks on heterogeneous hardware platforms can catalyze collaboration and the development of new techniques and more accessible tools.
• Abstract（参考訳）: 本稿では,フィールドプログラマブルゲートアレイ(FPGA)上でのMLPerf Tiny Inference Benchmarkの開発経験と最近の結果を紹介する。 我々は、FPGA上で最適化されたニューラルネットワークのAIハードウェアコードサインを民主化することを目的として、オープンソースのhls4mlとFINNワークフローを使用している。 本稿では,キーワードスポッティング,異常検出,画像分類ベンチマークタスクの設計と実装について述べる。 結果のハードウェア実装は、スピードと効率のために調整された量子化され、構成可能で、空間データフローアーキテクチャであり、この作業の一部として開発された新しい汎用最適化と共通ワークフローを導入している。 完全なワークフローは量子化対応のトレーニングからFPGA実装までである。 ソリューションはシステムオンチップ(Pynq-Z2)と純粋なFPGA(Arty A7-100T)プラットフォームにデプロイされる。 その結果、レイテンシーは20$\mu$s、エネルギー消費は推論あたり30$\mu$jとなる。 異種ハードウェアプラットフォーム上でのMLベンチマークが、新しい技術とよりアクセスしやすいツールの開発とコラボレーションを促進する方法を示す。

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