論文の概要: Understanding the Potential of FPGA-Based Spatial Acceleration for Large Language Model Inference
- arxiv url: http://arxiv.org/abs/2312.15159v2
- Date: Sun, 7 Apr 2024 06:03:02 GMT
- ステータス: 処理完了
- システム内更新日: 2024-04-10 01:46:19.016811
- Title: Understanding the Potential of FPGA-Based Spatial Acceleration for Large Language Model Inference
- Title（参考訳）: FPGAを用いた大規模言語モデル推論のための空間加速度の可能性を理解する
- Authors: Hongzheng Chen, Jiahao Zhang, Yixiao Du, Shaojie Xiang, Zichao Yue, Niansong Zhang, Yaohui Cai, Zhiru Zhang,
- Abstract要約: 数十億のパラメータを誇った大規模言語モデル(LLM)は、推論ワークロードの効率的なデプロイに対する大きな需要を生み出している。
本稿では,FPGA上でのLLM推論におけるモデル固有空間加速度の実現可能性と可能性について検討する。
- 参考スコア（独自算出の注目度）: 11.614722231006695
- License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
- Abstract: Recent advancements in large language models (LLMs) boasting billions of parameters have generated a significant demand for efficient deployment in inference workloads. The majority of existing approaches rely on temporal architectures that reuse hardware units for different network layers and operators. However, these methods often encounter challenges in achieving low latency due to considerable memory access overhead. This paper investigates the feasibility and potential of model-specific spatial acceleration for LLM inference on FPGAs. Our approach involves the specialization of distinct hardware units for specific operators or layers, facilitating direct communication between them through a dataflow architecture while minimizing off-chip memory accesses. We introduce a comprehensive analytical model for estimating the performance of a spatial LLM accelerator, taking into account the on-chip compute and memory resources available on an FPGA. Through our analysis, we can determine the scenarios in which FPGA-based spatial acceleration can outperform its GPU-based counterpart. To enable more productive implementations of an LLM model on FPGAs, we further provide a library of high-level synthesis (HLS) kernels that are composable and reusable. This library will be made available as open-source. To validate the effectiveness of both our analytical model and HLS library, we have implemented BERT and GPT2 on an AMD Alveo U280 FPGA device. Experimental results demonstrate our approach can achieve up to 13.4x speedup when compared to previous FPGA-based accelerators for the BERT model. For GPT generative inference, we attain a 2.2x speedup compared to DFX, an FPGA overlay, in the prefill stage, while achieving a 1.9x speedup and a 5.7x improvement in energy efficiency compared to the NVIDIA A100 GPU in the decode stage.
- Abstract（参考訳）: 数十億のパラメータを誇った大規模言語モデル(LLM)の最近の進歩は、推論ワークロードの効率的なデプロイに対する大きな需要を生み出している。
既存のアプローチの大半は、異なるネットワーク層やオペレーターのハードウェアユニットを再利用する時間的アーキテクチャに依存している。
しかし、これらの手法はメモリアクセスのオーバーヘッドがかなり大きいため、低レイテンシを実現するのにしばしば困難に直面する。
本稿では,FPGA上でのLLM推論におけるモデル固有空間加速度の実現可能性と可能性について検討する。
我々のアプローチは、特定の演算子や層に対して異なるハードウェアユニットを専門化することであり、オフチップメモリアクセスを最小化しつつ、データフローアーキテクチャを介してそれらの間の直接通信を容易にする。
FPGA上で利用可能なオンチップ計算とメモリ資源を考慮した空間LLM加速器の性能を推定するための総合解析モデルを提案する。
解析により、FPGAベースの空間加速度がGPUベースよりも優れているシナリオを決定できる。
FPGA上でのLLMモデルのより生産的な実装を実現するため,我々はさらに,構成可能で再利用可能な高レベル合成(HLS)カーネルのライブラリを提供する。
このライブラリはオープンソースとして提供される予定だ。
AMD Alveo U280FPGAデバイスにBERTとGPT2を実装し,解析モデルとHLSライブラリの有効性を検証する。
提案手法は,従来のFPGAベースのBERTモデルと比較して最大13.4倍の高速化を実現することができることを示す。
GPT生成推論では、プリフィル段階でFPGAオーバーレイであるDFXと比較して2.2倍のスピードアップを実現し、デコード段階でNVIDIA A100 GPUと比較して1.9倍のスピードアップと5.7倍のエネルギー効率向上を実現した。
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