論文の概要: Ultra-low latency recurrent neural network inference on FPGAs for
physics applications with hls4ml
- arxiv url: http://arxiv.org/abs/2207.00559v1
- Date: Fri, 1 Jul 2022 17:19:24 GMT
- ステータス: 処理完了
- システム内更新日: 2022-07-04 14:07:33.506940
- Title: Ultra-low latency recurrent neural network inference on FPGAs for
physics applications with hls4ml
- Title（参考訳）: hls4ml物理応用のためのFPGA上の超低レイテンシリカレントニューラルネットワーク推論
- Authors: Elham E Khoda, Dylan Rankin, Rafael Teixeira de Lima, Philip Harris,
Scott Hauck, Shih-Chieh Hsu, Michael Kagan, Vladimir Loncar, Chaitanya
Paikara, Richa Rao, Sioni Summers, Caterina Vernieri, Aaron Wang
- Abstract要約: 本稿では,hls4mlフレームワーク内に2種類のリカレントニューラルネットワーク層 – 長期記憶とゲート再カレントユニット – を実装する。
CERN大型ハドロン衝突型加速器におけるジェット識別タスクに特化して訓練された複数のニューラルネットワークの性能と合成設計について述べる。
- 参考スコア（独自算出の注目度）: 8.085746138965975
- License: http://creativecommons.org/licenses/by/4.0/
- Abstract: Recurrent neural networks have been shown to be effective architectures for
many tasks in high energy physics, and thus have been widely adopted. Their use
in low-latency environments has, however, been limited as a result of the
difficulties of implementing recurrent architectures on field-programmable gate
arrays (FPGAs). In this paper we present an implementation of two types of
recurrent neural network layers -- long short-term memory and gated recurrent
unit -- within the hls4ml framework. We demonstrate that our implementation is
capable of producing effective designs for both small and large models, and can
be customized to meet specific design requirements for inference latencies and
FPGA resources. We show the performance and synthesized designs for multiple
neural networks, many of which are trained specifically for jet identification
tasks at the CERN Large Hadron Collider.
- Abstract（参考訳）: リカレントニューラルネットワークは高エネルギー物理学における多くのタスクに有効なアーキテクチャであることが示されており、広く採用されている。
しかし、低レイテンシ環境での使用は、フィールドプログラマブルゲートアレイ(FPGA)上で繰り返しアーキテクチャを実装することの難しさから制限されている。
本稿では,hls4mlフレームワーク内での2種類のリカレントニューラルネットワーク層 – 長期記憶とゲート再カレントユニット – の実装について述べる。
本実装では,小型モデルと大規模モデルの両方で効率的な設計が可能であることを実証し,推論待ち時間やFPGAリソースの特定の設計要件を満たすようにカスタマイズ可能であることを示す。
CERN大型ハドロン衝突型加速器におけるジェット識別タスクに特化して訓練された複数のニューラルネットワークの性能と合成設計について述べる。
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