論文の概要: LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics

• arxiv url: http://arxiv.org/abs/2209.14065v5
• Date: Tue, 9 Jan 2024 10:05:38 GMT
• ステータス: 処理完了
• システム内更新日: 2024-01-10 21:08:29.255389
• Title: LL-GNN: Low Latency Graph Neural Networks on FPGAs for High Energy Physics
• Title（参考訳）: LL-GNN:高エネルギー物理のためのFPGA上の低レイテンシグラフニューラルネットワーク
• Authors: Zhiqiang Que, Hongxiang Fan, Marcus Loo, He Li, Michaela Blott, Maurizio Pierini, Alexander Tapper and Wayne Luk
• Abstract要約: 本研究は,粒子検出器のための低グラフニューラルネットワーク(LL-GNN)設計のための新しい再構成可能なアーキテクチャを提案する。 LL-GNNの設計は、洗練されたアルゴリズムが実験データを効率的に処理できるようにすることで、次世代のトリガーシステムを進化させる。
• 参考スコア（独自算出の注目度）: 45.666822327616046
• License: http://arxiv.org/licenses/nonexclusive-distrib/1.0/
• Abstract: This work presents a novel reconfigurable architecture for Low Latency Graph Neural Network (LL-GNN) designs for particle detectors, delivering unprecedented low latency performance. Incorporating FPGA-based GNNs into particle detectors presents a unique challenge since it requires sub-microsecond latency to deploy the networks for online event selection with a data rate of hundreds of terabytes per second in the Level-1 triggers at the CERN Large Hadron Collider experiments. This paper proposes a novel outer-product based matrix multiplication approach, which is enhanced by exploiting the structured adjacency matrix and a column-major data layout. Moreover, a fusion step is introduced to further reduce the end-to-end design latency by eliminating unnecessary boundaries. Furthermore, a GNN-specific algorithm-hardware co-design approach is presented which not only finds a design with a much better latency but also finds a high accuracy design under given latency constraints. To facilitate this, a customizable template for this low latency GNN hardware architecture has been designed and open-sourced, which enables the generation of low-latency FPGA designs with efficient resource utilization using a high-level synthesis tool. Evaluation results show that our FPGA implementation is up to 9.0 times faster and achieves up to 13.1 times higher power efficiency than a GPU implementation. Compared to the previous FPGA implementations, this work achieves 6.51 to 16.7 times lower latency. Moreover, the latency of our FPGA design is sufficiently low to enable deployment of GNNs in a sub-microsecond, real-time collider trigger system, enabling it to benefit from improved accuracy. The proposed LL-GNN design advances the next generation of trigger systems by enabling sophisticated algorithms to process experimental data efficiently.
• Abstract（参考訳）: 本研究では,低レイテンシグラフニューラルネットワーク(LL-GNN)設計のための新しいアーキテクチャを提案する。 fpgaベースのgnnを粒子検出器に組み込むことは、cernの大型ハドロン衝突型加速器実験でレベル1のトリガーで毎秒数百テラバイトのデータレートでオンラインイベント選択のためのネットワークをデプロイするのにサブマイクロ秒のレイテンシを必要とするため、ユニークな課題である。 本稿では,構造化随伴行列と列長データレイアウトを活用し,新たな外積ベース行列乗算手法を提案する。 さらに、不要なバウンダリを排除し、エンド・ツー・エンドの設計遅延をさらに低減するために、融合ステップを導入する。 さらに、GNN固有のアルゴリズム-ハードウェア共設計アプローチが提示され、より優れたレイテンシを持つ設計を見出すだけでなく、与えられたレイテンシ制約の下での高精度な設計も見出す。 これを容易にするために、この低レイテンシGNNハードウェアアーキテクチャのためのカスタマイズ可能なテンプレートを設計、オープンソース化し、高レベル合成ツールを用いた効率的なリソース利用による低レイテンシFPGA設計を可能にする。 評価の結果,FPGA実装は最大9.0倍高速で,GPU実装の最大13.1倍の電力効率を実現していることがわかった。 従来のFPGA実装と比較して、この作業は6.51から16.7倍のレイテンシを実現する。 さらに、FPGA設計のレイテンシは十分低く、サブマイクロ秒のリアルタイムコライダートリガシステムにGNNを配置できるため、精度の向上によるメリットが期待できる。 提案するll-gnn設計は,高度なアルゴリズムを用いて実験データを効率的に処理することにより,次世代のトリガーシステムを進化させる。

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